DE102005046697B4

DE102005046697B4 - Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines integrierten Halbleiterspeichers

Info

Publication number: DE102005046697B4
Application number: DE200510046697
Authority: DE
Inventors: Dr. Perner Martin
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-10-29
Filing date: 2005-09-29
Publication date: 2014-11-20
Anticipated expiration: 2025-09-30
Also published as: DE102005046697A1

Abstract

Integrierter Halbleiterspeicher,
– mit externen Anschlüssen (1', 2', 3', 4'), an die jeweils ein Eingangssignal (ES1, ES2, ES3, ES4) anlegbar ist,
– mit einer Registerschaltung (R) mit Registern (1'', 2'', 3'', 4''), wobei jeweils eines der Register zur Speicherung jeweils eines der Eingangssignale vorgesehen ist,
– mit einer Programmierschaltung (15) mit programmierbaren Schalteinheiten (P11, ..., P44), über die in Abhängigkeit von einem jeweiligen Programmierzustand der programmierbaren Schalteinheiten jeweils einer der externen Anschlüsse (1', 2', 3', 4') mit jeweils einem der Register (1'', 2'', 3'', 4'') der Registerschaltung (R) verbindbar ist,
– bei dem die Programmierschaltung (15) derart ausgebildet ist, dass der Programmierzustand einer der programmierbaren Schalteinheiten (P11, ..., P44) der Programmierschaltung (15) dadurch programmierbar ist, indem an die externen Anschlüsse (1', 2', 3', 4') jeweils ein Programmiersignal (ES1, ES2, ES3, ES4) angelegt wird, wobei das an einen der externen Anschlüsse (1') angelegte Programmiersignal (ES1) einen ersten Zustand und die an die anderen der externen Anschlüsse (2', 3', 4') jeweilig angelegten Programmiersignale (ES2, ES3, ES4) einen zweiten Zustand aufweisen.

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher, dessen Daten- und Adressanschlüsse über Zuführungsleitungen angesteuert werden. Die Erfindung betrifft des Weiteren ein Verfahren zum Betreiben eines derartigen integrierten Halbleiterspeichers.
Integrierte Halbleiterspeicher, wie beispielsweise DRAM(Dynamic Random Access Memory)-Halbleiterspeicher, sind auf einer Platine, beispielsweise einem Motherboard eines Rechners, angeordnet und werden zum Einspeichern bzw. Auslesen von Informationen von einem Speicher-Controller angesteuert. Die Ausgangsanschlüsse des Speicher-Controllers werden dabei im Allgemeinen mit den Adress- und Datenanschlüssen des integrierten Halbleiterbausteins nach einer spezifizierten Norm, beispielsweise der JEDEC (Joint Electronic Device Engineering Council) Norm, verbunden. Es kommt jedoch vor, dass aus Layout-Gründen von derart spezifizierten Normen abgewichen werden muss.
1 zeigt ein Speichermodul mit drei integrierten Halbleiterspeichern 100, 200 und 300, deren Datenanschlüsse 1', 2', 3' und 4' jeweils von einem Speicher-Controller 400 angesteuert werden. Der Speicher-Controller 400 schirmt dabei die Speicherbausteine 100, 200 und 300 vollkommen von der modulseitigen Ansteuerung ab. Für einen Zugriff auf Speicherzellen der Speicherbausteine können diese somit nicht direkt von extern angesteuert werden, sondern nur noch über den vorgeschalteten Speicher-Controller 400. Dieser wird dazu in Abhängigkeit von einem Lese- oder Schreibzugriff an einem Steueranschluss S, an einem Adressanschluss A und im Falle eines Schreibzugriffs an einem Datenanschluss D von Daten angesteuert. Der Speicher-Controller 400 steuert dann die mit ihm über Zuführungsleitungen verbundenen Speicherbausteine mit einem Standard-Zugriffsprotokoll an.
Der Einfachheit halber sind in 1 über die Zuführungsleitungen nur Datenanschlüsse des Speicher-Controllers mit Datenanschlüssen der Halbleiterbausteine verbunden. Die Ansteuerung von Steuer- und Adressanschlüssen der Speicherbausteine durch den Speicher-Controller ist nicht dargestellt. Der Speicher-Controller 400 hat zur Ansteuerung der drei Speicherbausteine insgesamt zwölf Datenanschlüsse, die in drei gleichen Gruppen angeordnet sind. Jede der drei Gruppen von Datenanschlüssen umfasst die Datenanschlüsse 1, 2, 3 und 4. Nach der im Beispiel der 1 spezifizierten Norm sollen die Datenanschlüsse des Speicher-Controllers 400 mit den Datenanschlüssen der einzelnen integrierten Halbleiterspeicher jeweils linear verbunden sein. Dies bedeutet, dass die Datenanschlüsse 1 des Speicher-Controllers 400 mit jeweils einem der Datenanschlüsse 1' der Halbleiterbausteine verbunden sein sollen. Entsprechend sollen jeweils einer der Datenanschlüsse 2 des Speicher-Controllers mit jeweils einem der Datenanschlüsse 2' der Halbleiterspeicher, jeweils einer der Datenanschlüsse 3 des Speicher-Controllers mit jeweils einem der Datenanschlüsse 3' der Speicherbausteine und jeweils einer der Datenanschlüsse 4 des Speicher-Controllers mit jeweils einem der Datenanschlüsse 4' der Halbleiterspeicher verbunden sein. Aus Gründen eines effizienten Layouts werden im Beispiel der 1 jedoch die Datenanschlüsse des Halbleiterspeichers 300 von dem Speicher-Controller 400 vertauscht angesteuert. Beispielsweise ist einer der Datenanschlüsse 1 des Speicher-Controllers 400, anstelle mit dem Datenanschluss 1' des Speicherbausteins 300 verbunden zu sein, mit dessen Datenanschluss 2' verbunden. Entsprechend ist einer der Datenanschlüsse 2 des Speicher-Controllers 400, anstatt mit dem Datenanschluss 2' des Speicherbausteins 300 verbunden zu sein, mit dem Datenanschluss 1' des Halbleiterspeichers 300 verbunden. Ebenso werden im Vergleich zur Verdrahtung der Speicherbausteine 100 und 200 mit dem Speicher-Controller 400 auch die Datenanschlüsse 3' und 4' des Speicherbausteins 300 von dem Speicher-Controller 400 vertauscht angesteuert.
2 zeigt in vergrößerter Darstellung die eine der drei Gruppen von Datenanschlüssen 1, 2, 3 und 4 des Speicher-Controllers 400, die über Leitungen L auf einer Platine mit den Datenanschlüssen 1', 2', 3' und 4' des Speicherbausteins 300 verbunden sind. Innerhalb des Gehäuses des Speicherbausteins 300 befindet sich der eigentliche Speicherchip 30. Die Kontakte des Speicherchips 30 zur Außenwelt, die so genannten Pads PD, sind über Banddrähte B mit den Datenanschlüssen, den so genannten Pins des Speicherbausteins 300, verbunden. Jedes Pad des Speicherchips 30 ist mit einem Register 1'', 2'', 3'' und 4'' einer Registerschaltung R auf dem Speicherchip verbunden. Wenn über die Pads Datensignale von dem Speicher-Controller zum Speicherzellenfeld gesendet werden, so werden diese in der Registerschaltung R zwischengespeichert und von dort in den Speicherzellen SZ eines auf dem Halbleiterspeicher angeordneten Speicherzellenfelds SZF abgespeichert. Die Speicherzellen SZ des Speicherzellenfeldes sind im Allgemeinen entlang von Wortleitungen WL und Bitleitungen BL angeordnet. Im Falle von DRAM-Speicherzellen umfasst eine Speicherzelle einen Speicherkondensator SC, der über einen Auswahltransistor AT mit einer angeschlossenen Bitleitung BL verbindbar ist.
Die Bedeutung der einzelnen Pins 1', 2', 3' und 4' ist durch die Baustein-Pad-Definition gegeben. Bei normgerechter Verdrahtung wird die am Pin 1' anliegende Information über das mit dem Bonddraht verbundene Pad im Register 1'' des Speicherbausteins abgespeichert. Ebenso werden die Informationen, die an den Pins 2', 3' und 4' anliegen, innerhalb des Bausteins über die entsprechenden Pads in den Registern 2'', 3'' und 4'' abgespeichert.
Neben einer von einer Norm abweichenden Vertauschung von Datenleitungen zwischen dem Speicher-Controller und einem angeschlossenen Speicherbaustein kann es jedoch auch unter den Adressleitungen zwischen dem Speicher-Controller und den Speicherbausteinen zu Vertauschungen kommen.
Wenn der Speicherbaustein jedoch als fehlerfrei getestet wurde und die Vertauschung bzw. Abweichung von einer Norm in Bezug auf die Verdrahtung von Daten- und/oder Adressleitungen, das so genannte Scrambling, zwischen dem Speicher-Controller und dem Speicherbaustein bekannt ist, hat das Scrambling der Daten- und/oder Adressanschlüsse kein wesentlicher Einfluss auf die Funktionsweise der Bausteine. In diesem Fall ist beispielsweise auf einem Speicherchip eine programmierbare Logikschaltung zwischen den Pads und weiteren Schaltungskomponenten des Speicherchips angeordnet, die von Signalen, die an die Pads angelegt werden, angesteuert werden.
Die Druckschrift US 6,665,782 B2 beschreibt eine Schaltungsgruppe, die eine Sendeeinheit, beispielsweise eine Kamera, und eine Empfangseinheit, beispielsweise eine Speichereinheit zur Speicherung von digitalen Fotos der Kamera, umfasst. Um unautorisierten Nutzern einen Datenaustausch zwischen der Sende- und Empfangseinheit zu verwehren, sind Anschlüsse des Kamerachips innerhalb der Sendeeinheit über eine programmierbare Logikschaltung mit externen Ausgangsanschlüssen der Sendeeinheit verbunden. Externe Eingangsanschlüsse der Empfangseinheit werden somit von der Sendeeinheit mit vertauschten Signalen angesteuert. Um das Scrambling innerhalb der Empfangseinheit wieder rückgängig zu machen, befindet sich zwischen den externen Eingangsanschlüssen der Empfangseinheit und Anschlüssen des Speicherchips der Empfangseinheit eine weitere programmierbare Logikschaltung. Wenn das in der Sendeeinheit verwendete Scramblingschema bekannt ist, kann die programmierbare Logikschaltung der Empfangseinheit komplementär zur programmierbaren Logikschaltung der Sendeeinheit programmiert werden, um das Scrambling aufzulösen.
Problematisch und zeitaufwändig hingegen wird ein Scrambling von Daten- und/oder Adressleitungen auf einem Speichermodul jedoch beim Testen der einzelnen Speicherbausteine auf dem Modul. Nach dem Auflöten der Speicherbausteine und dem Verdrahten mit den Speicher-Controller müssen die Bausteine im Allgemeinen erneut getestet werden, da nicht auszuschließen ist, dass Speicherzellen innerhalb der Speicherbausteine durch den Stress während des Auflötens auf die Modulplatine degradiert sind. Zum Aufdecken bestimmter Fehlermechanismen werden die Speicherzellenfelder mit charakteristischen Daten- bzw. Spannungstopologien beschrieben.
Wenn diese Datentopologien innerhalb eines Testers erzeugt werden, wird je nach Scrambling der Daten- und/oder Adressanschlüsse auf dem Modul das eigentliche Testprogramm an die jeweilige Modulplatine angepasst. Je nach Modultyp lässt sich somit ein angepasstes Line-Scrambling vorgeben, welches für den Testlauf aufgesetzt und beibehalten wird. Darüber hinaus besitzen moderne Testsysteme einen logischen Daten-Scrambler, der adressabhängig die Polarität der zu schreibenden Information wählt.
Da die Testprogramme in Abhängigkeit von dem verwendeten Scrambling auf der Platine immer wieder umgeschrieben werden müssen, ist das Verfahren sehr zeitaufwändig. Wenn jeder Speicherbaustein auf einem Modul unterschiedlich mit dem Speicher-Controller verdrahtet ist, muss für jeden Speicherbaustein ein eigenes Testprogramm verwendet werden und der gleiche Test auf einem Modul in Abhängigkeit von der Anzahl der vorhandenen Speicherbausteine mehrfach wiederholt werden. Der damit verbundene Aufwand zur Gewährleistung einer hohen Testschärfe hat erhöhte Testkosten zu Folge. Wenn hingegen auf die individuelle Anpassung der Testprogramme je nach verwendetem Line-Scrambling auf einer Modultestplatine verzichtet wird, können einzelne Speicherbausteine gar nicht abgetestet werden. Die Folge ist eine mangelnde bzw. nicht angepasste und deterministische Testschärfe.
Neben der Generierung von Datentopologien innerhalb eines Testers besitzen Speichermodule oftmals auch spezielle Schaltungen, so genannten Modul-Self-Test-Engines, mit denen sich entsprechende Datentopologien zum Testen generieren lassen. Aufgrund der einfachen und Platz sparenden Konstruktion dieser Schaltungen sind die Test-Engines jedoch meistens nicht in der Lage, das Scrambling aufzulösen. In diesem Fall können Bausteine, deren Daten- und/oder Adressleitungsverdrahtung zwischen den entsprechenden Anschlüssen des Speicher-Controllers und des Halbleiterbausteins von der vorgegebenen Norm abweicht, gar nicht oder nur unzureichend getestet werden.
Die Druckschrift DE 101 31 277 A1 beschreibt eine Halbleiterspeichervorrichtung mit einer Adressdecodereinrichtung. In einem adressdecodierten Betrieb wird eine angelegte physikalische Adresse, die eine physikalische Position einer Speicherzelle in einem Speicherzellenfeld angibt, in eine elektrische Adresse der anzusprechenden Speicherzelle dekodiert. Wenn bei der Halbleiterspeichervorrichtung physikalische und elektrische Adresse auseinanderfallen, so kann ein externes Testsystem direkt die physikalische Adresse der anzusprechenden Speicherzelle in eine Adresseingabeeinrichtung der Halbleiterspeichervorrichtung eingeben. Das „Adress-Scrambling” erfolgt somit direkt durch die Adressdecodereinrichtung auf der Halbleiterspeichervorrichtung. Neben der Adressdecodereinrichtung kann auf der Halbleiterspeichervorrichtung auch eine Datendecodereinrichtung vorgesehen sein. Diese übernimmt ähnlich dem „Adress-Scrambling” in einem datendekodierten Betrieb ein „Daten-Scrambling”, wenn „normale” Speicherzellen, bei denen eine logische „0” beispielsweise durch einen negativ geladenen Zustand gespeichert wird, und „invertierte” Speicherzellen, bei denen eine logische „0” beispielsweise durch einen positiv geladenen Zustand gespeichert wird, vorliegen.
Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher anzugeben, bei dem Signale, die Anschlüsse des integrierten Halbleiterspeichers in einer von einer Festlegung abweichenden Weise ansteuern, einer Schaltungskomponente des integrierten Halbleiterspeichers in einer der Festlegung entsprechenden Weise zugeführt werden. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren anzugeben, bei dem Signale, die Anschlüsse eines integrierten Halbleiterspeichers in einer von einer Festlegung abweichenden Weise ansteuern, einer Schaltungskomponente des integrierten Halbleiterspeichers in einer der Festlegung entsprechenden Weise zugeführt werden.
Die Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch einen integrierten Halbleiterspeicher mit externen Anschlüssen, an die jeweils ein Eingangssignal anlegbar ist, mit einer Registerschaltung mit Registern, wobei jeweils eines der Register zur Speicherung jeweils eines der Eingangssignale vorgesehen ist. Der integrierte Halbleiterspeicher umfasst des Weiteren eine Programmierschaltung mit programmierbaren Schalteinheiten, über die in Abhängigkeit von einem jeweiligen Programmierzustand der programmierbaren Schalteinheiten jeweils einer der externen Anschlüsse mit jeweils einem der Register der Registerschaltung verbindbar ist. Die Programmierschaltung ist derart ausgebildet, dass der Programmierzustand einer der programmierbaren Schalteinheiten der Programmierschaltung dadurch programmierbar ist, indem an die externen Anschlüsse jeweils ein Programmiersignal angelegt wird, wobei das an einen der externen Anschlüsse angelegte Programmiersignal einten ersten Zustand und die an die anderen der externen Anschlüsse jeweilig angelegten Programmiersignale einen zweiten Zustand aufweisen.
Durch einen derart ausgebildeten integrierten Halbleiterspeicher wird es ermöglicht, Eingangssignale nach einer Festlegung, beispielsweise einer JEDEC-Norm, Registern des integrierten Halbleiterspeichers zuzuführen, unabhängig davon, in welcher Reihenfolge die Eingangssignale den externen Anschlüssen des integrierten Halbleiterspeichers zugeführt werden. Die Programmierschaltung gewährleistet, dass Eingangssignale, die beispielsweise von einem Tester an die externen Anschlüsse des integrierten Halbleiterspeichers angelegt werden, den Registern der Registerschaltung nach der definitionsgemäßen Festlegung zugeführt werden, selbst wenn die externen Anschlüsse entgegen der Festlegung also entgegen einer vorgegebenen Norm von den Eingangssignalen angesteuert werden. Ein Testsystem braucht somit zur Speicherung einer Datentopologie nicht verdrahtungsspezifisch umprogrammiert zu werden. Der Tester erzeugt ausgangsseitig an seinen Daten- und/oder Adressanschlüssen Daten- und/oder Adressvektoren, die lediglich an den zu testenden Fehlermechanismus angepasst zu sein brauchen. Eine Umprogrammierung der Daten- und/oder Adressvektoren in Abhängigkeit von der Verdrahtung des Halbleiterspeichers ist somit nicht erforderlich.
Die Programmierschaltung, die zwischen die externen Anschlüsse des integrierten Halbleiterspeichers und die Register der Registerschaltung geschaltet ist, lässt sich zur Auflösung des Line-Scramblings auf einfache Weise programmieren. Dazu wird an jeweils einen der externen Anschlüsse das Programmiersignal mit einem ersten Pegel und an die anderen der Programmieranschlüsse mit einem zweiten Pegel angelegt. Das Vertauschungsschema, mit dem die externen Anschlüsse von einer Sendeeinheit, beispielsweise einem Tester oder auch einem Speicher-Controller angesteuert werden, braucht somit zur speicherinternen Auflösung des Line-Scramblings nicht bekannt zu sein.
Gemäß einer Weiterbildung des integrierten Halbleiterspeichers weist die Programmierschaltung mehrere Eingangsanschlüsse und mehrere Ausgangsanschlüsse auf. Jeweils einer der externen Anschlüsse ist mit jeweils einem der Eingangsanschlüsse der Programmierschaltung verbindbar. Des Weiteren ist jeweils einer der Ausgangsanschlüsse der Programmierschaltung mit jeweils einem der Register der Registerschaltung verbindbar. Jeweils einer der Eingangsanschlüsse der Programmierschaltung ist mit jeweils einem der Ausgangsanschlüsse der Programmierschaltung verbindbar.
Bei einer anderen Ausführungsform des integrierten Halbleiterspeichers sind erste steuerbare Schalter und zweite steuerbare Schalter vorgesehen. Jeweils einer der externen Anschlüsse ist über jeweils einen der ersten steuerbaren Schalter mit jeweils einem der Eingangsanschlüsse der Programmierschaltung verbindbar. Jeweils einer der Ausgangsanschlüsse der Programmierschaltung ist über jeweils einen der steuerbaren Schalter mit jeweils einem der Register der Registerschaltung verbindbar.
Bei einer Ausgestaltung des integrierten Halbleiterspeichers weisen die programmierbaren Schalteinheiten jeweils einen steuerbaren Schalter auf, über den einer der Eingangsanschlüsse der Programmierschaltung mit einem der Ausgangsanschlüsse der Programmierschaltung verbindbar ist.
Gemäß einer Weiterbildung des integrierten Halbleiterspeichers sind die programmierbaren Schalteinheiten mit einem Anschluss zum Anlegen einer Steuerspannung verbunden. Die programmierbaren Schalteinheiten weisen jeweils einen weiteren steuerbaren Schalter auf. Die Steuerspannung ist über den jeweiligen weiteren steuerbaren Schalter der programmierbaren Schalteinheiten einem jeweiligen Steueranschluss des steuerbaren Schalters der programmierbaren Schalteinheiten zuführbar.
Bei einer anderen Ausführungsvariante des integrierten Halbleiterspeichers enthalten die programmierbaren Schalteinheiten jeweils ein programmierbares Element. Das jeweilige programmierbare Element der programmierbaren Schalteinheiten ist ausgangsseitig mit einem jeweiligen Steueranschluss des weiteren steuerbaren Schalters der programmierbaren Schalteinheiten verbunden.
Gemäß einem weiteren Merkmal des integrierten Halbleiterspeichers ist das jeweilige programmierbare Element der programmierbaren Schalteinheiten derart ausgebildet, dass es im programmierten Zustand dem jeweiligen weiteren steuerbaren Schalter der programmierbaren Schalteinheiten leitend steuert, sodass die Steuerspannung dem jeweiligen Steueranschluss des steuerbaren Schalters der programmierbaren Schalteinheiten zugeführt wird und den jeweiligen steuerbaren Schalter der programmierbaren Schalteinheiten leitend steuert. Das jeweilige programmierbare Element der programmierbaren Schalteinheiten ist derart ausgebildet, dass es im nicht programmierten Zustand den jeweiligen weiteren steuerbaren Schalter der programmierbaren Schalteinheiten sperrt, sodass die Steuerspannung von dem jeweiligen Steueranschluss des steuerbaren Schalters der programmierbaren Schalteinheiten getrennt ist und der jeweilige steuerbare Schalter der programmierbaren Schalteinheiten somit gesperrt ist.
Die programmierbaren Elemente können jeweils als Fuse-Elemente ausgebildet sind. Vorzugsweise sind die programmierbaren Elemente jeweils als eine bistabile Kippschaltung ausgebildet.
Gemäß einer Ausführung des integrierten Halbleiterspeichers sind die bistabilen Kippschaltungen in Zeilen und Spalten angeordnet. Die bistabilen Kippschaltungen einer Zeile sind als Schieberegister verschaltet.
Bei einer bevorzugten Ausführungsform weist der integrierte Halbleiterspeicher dritte steuerbare Schalter auf. Jeweils eines der Schieberegister ist eingangsseitig über jeweils einen der dritten steuerbaren Schalter mit jeweils einem der Register der Registerschaltung verbindbar.
Der integrierte Halbleiterspeicher weist vorzugsweise vierte steuerbare Schalter auf. Jeweils einer der externen Anschlüsse ist über jeweils einen der vierten steuerbaren Schalter mit jeweils einem der Register der Registerschaltung verbindbar.
Zur Programmierung der Programmierschaltung werden die dritten und vierten steuerbaren Schalter leitend gesteuert. Die Programmierschaltung wird anschließend programmiert, indem abwechselnd an die externen Anschlüsse Einheitsvektoren von Programmiersignalen angelegt werden. Dabei wird jeweils an einen der externen Anschlüsse das Programmiersignal mit einem ersten Zustand und an die restlichen der externen Anschlüsse das Programmiersignal mit einem zweiten Zustand angelegt. Das Verfahren wird wiederholt bis an jedem der externen Anschlüsse einmal der erste Programmierzustand angelegt worden ist. Danach ist die Programmierschaltung programmiert und ermöglicht es, ein unbekanntes Leitungsscrambling intern aufzulösen. Dazu werden die dritten und vierten steuerbaren Schalter wieder gesperrt und stattdessen die ersten und zweiten steuerbaren Schalter leitend gesteuert, so dass die externen Anschlüsse über die programmierbaren Schalteinheiten der Programmierschaltung mit den Registern der Registerschaltung verbunden sind. Eine programmierte Schalteinheit verbindet dabei einen externen Anschluss mit einem der Register der Registerschaltung. In der Registerschaltung werden Signale, die an die externen Anschlüsse angelegt werden zwischengespeichert, bevor sie von dort an weitere Schaltungskomponenten des integrierten Halbleiterspeichers weitergeleitet werden.
Die externen Anschlüsse können jeweils als Adressanschlüsse oder als Datenanschlüsse ausgebildet sein.
Ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers sieht die Verwendung eines integrierten Halbleiterspeichers mit externen Anschlüssen, an die jeweils ein Eingangssignal anlegbar ist, mit einer Registerschaltung mit Registern, wobei jeweils eines der Register zur Speicherung jeweils eines der Eingangssignale vorgesehen ist, mit einer Programmierschaltung mit programmierbaren Schalteinheiten, über die in Abhängigkeit von einem jeweiligen Programmierzustand der programmierbaren Schalteinheiten jeweils einer der externen Anschlüsse mit jeweils einem der Register der Registerschaltung verbindbar ist, vor. Die Programmierschaltung ist dabei derart ausgebildet, dass der Programmierzustand einer der programmierbaren Schalteinheiten der Programmierschaltung dadurch programmierbar ist, indem an die externen Anschlüsse jeweils ein Programmiersignal angelegt wird, wobei das an einen der externen Anschlüsse angelegte Programmiersignal einen ersten Zustand und die an die anderen der externen Anschlüsse jeweilig angelegten Programmiersignale einen zweiten Zustand aufweisen. Gemäß dem Verfahren wird eine Anzahl von programmierbaren Schalteinheiten, die der Anzahl der externen Anschlüsse entspricht, durch Durchführen eines Programmierschrittes programmiert. Bei diesem Programmierschritt wird an einen der externen Anschlüsse das Programmiersignal mit einem ersten Zustand und an die restlichen der externen Anschlüsse das Programmiersignal mit einem zweiten Zustand angelegt. Der angegebene Programmierschritt wird wiederholt, wobei bei jeder Wiederholung des Programmierschrittes an einen anderen der externen Anschlüsse das Programmiersignal mit dem ersten Zustand angelegt wird und an die restlichen der externen Anschlüsse das Programmiersignal mit dem zweiten Zustand angelegt wird, bis an jeden der externen Anschlüsse genau einmal das Programmiersignal mit dem ersten Zustand angelegt worden ist.
Die Programmierung der programmierbaren Schalteinheiten erfolgt im Rahmen einer Initialisierung der Programmierschaltung. Dabei werden von Controllerseite auf den Zuführungsleitungen zu den Daten- und/oder Adressanschlüssen des integrierten Halbleiterspeichers sogenannte Einheits-Daten/Adress-Vektoren gesendet. Bei diesen Einheitsvektoren wird auf allen Zuführungsleitungen bis auf einer eine logische „0” übermittelt. Auf der einen der Zuführungsleitungen hingegen wird eine logische „1” übertragen. Die Einheitsvektoren werden im Halbleiterspeicher in einem Adressregister oder in einem Datenregister gesammelt. Von dem Adress- oder Datenregister werden die Einheitsvektoren zur schrittweisen Programmierung der programmierbaren Schalteinheiten an diese weitergeleitet. Wenn eine der programmierbarem Schalteinheiten mit einer logischen „1” angesteuert wird, so befindet sie sich im programmierten Zustand. Dadurch lässt sich jeder der externen Anschlüsse der Programmierschaltung mit jedem der Register der Registerschaltung auf eine Weise verbinden, die die vertauschte Ansteuerung der externen Anschlüsse wieder rückgängig macht.
Bei einer Weiterbildung des Verfahrens ist der integrierte Halbleiterspeicher vorzusehen, der in einem ersten oder zweiten Betriebszustand betreibbar ist. Jeweils einer der externen Anschlüsse wird im ersten Betriebszustand des integrierten Halbleiterspeichers unter Überbrückung der Programmierschaltung mit einem der Register der Registerschaltung verbunden. Im zweiten Betriebszustand des integrierten Halbleiterspeichers wird jeweils einer der externen Anschlüsse über jeweils eine der programmierbaren Schalteinheiten der Programmierschaltung mit jeweils einem der Register der Registerschaltung verbunden.
Die Erfindung wird im Folgenden anhand der Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:
1 ein Speichermodul mit unterschiedlicher Verdrahtung von Zuführungsleitungen zu Datenanschlüssen zwischen einem Speicher-Controller und Halbleiterspeicherbausteinen,
2 eine vergrößerte Darstellung eines Speicherbausteins, dessen Datenleitungen von einem Speicher-Controller mit einer von einer Norm abweichenden Verdrahtung angesteuert werden,
3 eine Schaltungsanordnung zur Durchführung eines „Rescramblings” gemäß der Erfindung,
4A eine Ausführungsform einer programmierbare Programmierschaltung gemäß der Erfindung,
4B eine Ausführungsform einer programmierbaren Schalteinheit gemäß der Erfindung,
5 eine Programmierung einer Programmierschaltung gemäß der Erfindung.
3 zeigt die Datenanschlüsse 1, 2, 3 und 4 des Speicher-Controllers 400, die über Datenleitungen L mit den Datenanschlüssen 1', 2', 3' und 4' des Speichermoduls 300 verbunden sind. Die Datenpins 1', 2', 3' und 4' sind über steuerbare Schalter 14 mit den Registern 1'', 2'', 3'' und 4'' der Registerschaltung R verbunden. Die Registerschaltung R ist ausgangsseitig mit dem in 3 nicht dargestellten Speicherzellenfeld SZF der 2 verbunden. Durch das Scrambling der Leitungen L wird das am Controlleranschluss 1 für den Speicherbaustein erzeugte Eingangssignal ES1 dem Datenpin 2' und über einen der steuerbaren Schalter 14 dem Register 2'' der Registerschaltung R zugeführt. Das am Datenausgang 2 des Speicher-Controllers 400 erzeugte Eingangssignal ES2 wird dem Datenpin 1' und über einen der steuerbaren Schalter 14 dem Register 1'' der Registerschaltung R zugeführt. Das am Controllerausgang erzeugte Eingangssignal ES3 wird dem Datenpin 4' und über einen der steuerbaren Schalter 14 dem Register 4'' der Registerschaltung R zugeführt. Das am Datenausgang 4 des Speicher-Controllers 400 erzeugte Eingangssignal ES4 wird dem Datenpin 3' und somit dem Register 3'' der Registerschaltung R zugeführt. Um Daten gemäß einer Datentopologie in den Speicherzellen des Speicherzellenfeldes abzuspeichern, ist über eine Norm gefordert, dass dem Datenanschluss 1' bzw. dem Register 1'' das Eingangssignal ES1, dem Datenanschluss 2' bzw. dem Register 2'' das Eingangssignal ES2, dem Datenanschluss 3' bzw. dem Register 3'' das Eingangssignal ES3 und dem Datenanschluss 4' bzw. dem Register 4'' das Eingangssignal ES4 zugeführt wird. Wie oben erläutert, weicht die Zuführung der Eingangssignale ES1, ..., ES4 jedoch von der geforderten Zuführung zu den Datenanschlüssen 1', ..., 4' bzw. zu den Registern 1'', ..., 4'' ab.
Die Registerschaltung R ist über einen steuerbaren Schalter 13 mit einer Programmierschaltung 15 verbunden. Die Programmierschaltung 15 umfasst programmierbare Schalteinheiten P11, ..., P44, die innerhalb der Programmierschaltung 15 matrixförmig angeordnet sind. Das im Register 1'' zwischengespeicherte Eingangssignal ist über einen der steuerbaren Schalter 13 einem Programmieranschluss N1 und damit den programmierbaren Schalteinheiten P11, P21, P31 und P41 zuführbar. Das im Register 2'' zwischengespeicherte Eingangssignal ist über einen der steuerbaren Schalter 13 einem Programmieranschluss N2 und damit den programmierbaren Schalteinheiten P12, P22, P32 und P42 zuführbar. Das im Register 3'' zwischengespeicherte Eingangssignal ist über einen der steuerbaren Schalter 13 einem Programmieranschluss N3 und somit den programmierbaren Schalteinheiten P13, P23, P33 und P43 zuführbar. Das im Register 4'' zwischengespeicherte Eingangssignal ist über einen der steuerbaren Schalter 13 einem Programmieranschluss N4 und somit den programmierbaren Schalteinheiten P14, P24, P34 und P44 zuführbar.
Die Programmierschaltung 15 besitzt neben den Programmieranschlüssen N1, N2, N3 und N4 Eingangsanschlüsse E1, E2, E3 und E4, die über steuerbare Schalter 11 mit den Datenpins 1', 2', 3' und 4' verbindbar sind. Wenn die steuerbaren Schalter 14 gesperrt sind, die steuerbaren Schalter 11 hingegen leitend gesteuert sind, so werden die an den Datenpins 1', 2', 3' und 4' anliegenden Eingangssignale über die programmierbaren Schalteinheiten Ausgangsanschlüssen A1, A2, A3 und A4 der Programmierschaltung 15 zugeführt. Die Ausgangsanschlüsse A1, A2, A3 und A4 sind über steuerbare Schalter 12 mit den Registern 1'', 2'', 3'' und 4'' der Registerschaltung R verbunden.
Die Eingangssignale können somit über die steuerbaren Schalter 14 direkt in die Register der Registerschaltung R eingeschrieben werden oder bei gesperrt gesteuerten Schaltern 14 und leitend gesteuerten Schaltern 11 und 12 über die programmierbaren Schalteinheiten den Registern der Registerschaltung R zugeführt werden.
Die programmierbare Schalteinheit P11 verbindet im programmierten Zustand den Eingangsanschluss E1, die programmierbare Schalteinheit P12 verbindet im programmierten Zustand den Eingangsanschluss E2, die programmierbare Schalteinheit P13 verbindet im programmierten Zustand den Eingangsanschluss E3 und die programmierbare Schalteinheit P14 verbindet im programmierten Zustand den Eingangsanschluss E4 mit dem Ausgangsanschluss A1 der Programmierschaltung. Die programmierbare Schalteinheit P21 verbindet im programmierten Zustand den Eingangsanschluss E1, die programmierbare Schalteinheit P22 verbindet im programmierten Zustand den Eingangsanschluss E2, die programmierbare Schalteinheit P23 verbindet im programmierten Zustand den Eingangsanschluss E3 und die programmierbare Schalteinheit P24 verbindet im programmierten Zustand den Eingangsanschluss E4 mit dem Ausgangsanschluss A2 der Programmierschaltung. Die programmierbare Schalteinheit P31 verbindet im programmierten Zustand den Eingangsanschluss E1, die programmierbare Schalteinheit P32 verbindet im programmierten Zustand den Eingangsanschluss E2, die programmierbare Schalteinheit P33 verbindet im programmierten Zustand den Eingangsanschluss E3 und die programmierbare Schalteinheit P34 verbindet im programmierten Zustand den Eingangsanschluss E4 mit dem Ausgangsanschluss A3 der Programmierschaltung 15. Die programmierbare Schalteinheit P41 verbindet im programmierten Zustand den Eingangsanschluss E1, die programmierbare Schalteinheit P42 verbindet im programmierten Zustand den Eingangsanschluss E2, die programmierbare Schalteinheit P43 verbindet im programmierten Zustand den Eingangsanschluss E3 und die programmierbare Schalteinheit P44 verbindet im programmierten Zustand den Eingangsanschluss E4 mit dem Ausgangsanschluss A4 der Programmierschaltung 15.
Die programmierbaren Schalteinheiten P11, P21, P31 und P41 lassen sich jeweils durch ein Programmiersignal am Programmieranschluss N1 programmieren. Die programmierbaren Schalteinheiten P12, P22, P32 und P42 lassen sich jeweils durch ein Programmiersignal am Programmieranschluss N2 programmieren. Die programmierbaren Schalteinheiten P13, P23, P33 und P43 lassen sich jeweils durch ein Programmiersignal am Programmieranschluss N3 programmieren. Die programmierbaren Schalteinheiten P14, P24, P34 und P44 lassen sich jeweils durch ein Programmiersignal am Programmieranschluss N4 programmieren.
4A zeigt die matrixförmige Anordnung der programmierbaren Schalteinheiten P11, ..., P44 der Programmierschaltung 15. Die programmierbaren Schalteinheiten weisen jeweils programmierbare Schalter PS auf. In einem programmierten Zustand des programmierbaren Schalters PS verbindet der programmierbare Schalter jeweils einen der Eingangsanschlüsse E1, ..., E4 der Programmierschaltung mit einem der Ausgangsanschlüsse A1, ..., A4 der Programmierschaltung. Des Weiteren ist jede der programmierbaren Schalteinheiten mit einem Anschluss AV zum Anlegen eines Spannungspotenzials VPP verbunden. Das Spannungspotenzial VPP ist beispielsweise eine Spannung, die auch zur Ansteuerung der Wortleitungen des Speicherzellenfeldes verwendet wird, um die Auswahltransistoren der Speicherzellen leitend zu steuern.
In 4B ist vergrößert die programmierbare Schalteinheit P44 mit dem programmierbaren Schalter PS dargestellt. Die programmierbare Schalteinheit P44 umfasst darüber hinaus ein programmierbares Element F, das im Ausführungsbeispiel als eine Kippschaltung ausgebildet ist. Die Setzeingänge der Kippschaltung sind mit dem Programmieranschluss N4 verbunden. Die Kippschaltung F ist ausgangsseitig mit einer weiteren Kippschaltung innerhalb der programmierbaren Schalteinheit P34 verbunden. Die Kippschaltungen der programmierbaren Schalteinheiten P44, P34, P24 und P14 bilden somit ein Schieberegister SR4.
Bei einer Ansteuerung der Kippschaltungen des Schieberegisters SR4 mit einem Taktsignal CLK, wird der in einer der Kippschaltungen des Schieberegisters SR4 gespeicherte Zustand in dem Schieberegister SR4 um eine Position in die nächste Kippschaltung des Schieberegisters SR4 verschoben. Ebenso wie die Kippschaltungen, die über den Programmieranschluss N4 programmierbar sind, so bilden auch die Kippschaltungen, die über den Programmieranschluss N3 programmierbar sind, ein Schieberegister SR3, die Kippschaltungen, die über den Programmieranschluss N2 programmierbar sind, ein Schieberegister SR2 und die Kippschaltungen, die über den Programmieranschluss N1 programmierbar sind, ein Schieberegister SR1.
Die programmierbare Schalteinheit P44 weist einen Eingangsanschluss EP, der mit dem Eingangsanschluss E4 verbunden ist, und einen Ausgangsanschluss AP, der mit dem Ausgangsanschluss A4 der Programmierschaltung 15 verbunden ist, auf. Der Eingangsanschluss EP ist mit dem Ausgangsanschluss AP der programmierbaren Schalteinheit über einen Schalttransistor T1 verbunden. Ein Steueranschluss ST1 des Schalttransistors T1 ist über einen Schalttransistor T2 mit dem Anschluss AV zum Anlegen der Steuerspannung VPP verbunden. Ein Steueranschluss ST2 des Schalttransistors T2 wird von der Kippschaltung F ausgangsseitig gesteuert.
Wenn der Programmieranschluss N4 mit einem hohen Pegel eines Programmiersignals angesteuert wird, wird die Kippschaltung F mit einem Zustand „1” gesetzt. Beim nächstfolgenden Taktsignal CLK wird der Zustand „1” in die programmierbare Schalteinheit P34 weitergeschoben. Die Kippschaltung F erzeugt dazu ausgangsseitig einen hohen Signalpegel, der den Schalttransistor T2 leitend steuert, sodass der Steueranschluss ST1 des Schalttransistors T1 von der Steuerspannung VPP angesteuert wird. Die Steuerspannung VPP weist einen hohen Potenzialpegel auf, der auch den Schalttransistor T1 leitend steuert. Somit ist der Eingangsanschluss E4 der Programmierschaltung 15 mit dem Ausgangsanschluss A4 verbunden.
Die Funktionsweise der Programmierschaltung 15 soll im Folgenden anhand der 5A, 5B, 5C und 5D näher erläutert werden. Das Verfahren lässt sich parallel auf die Speicherbausteine anwenden, die auf dem Speichermodul angeordnet sind. Der Einfachheit halber wird das Verfahren im Folgenden anhand des integrierten Halbleiterspeichers 300 beschrieben.
Zur Initialisierung der programmierbaren Schalteinheiten der Programmierschaltung 15 wird der Speicherbaustein 300 von dem Speicher-Controller 400 mit einem Steuersignal angesteuert, beispielsweise dem Mode-Register-Set-Befehl, der zum Setzen eines Bits in einem Mode-Register des Speicherbausteins an die Adressanschlüsse des Halbleiterbausteins angelegt wird. Eine Steuerschaltung des Speicherbausteins 300 schaltet daraufhin die steuerbaren Schalter 13 und 14 in den leitenden Zustand, wohingegen die steuerbaren Schalter 11 und 12 gesperrt bleiben.
Gemäß 5A erzeugt der Speicher-Controller 400 zunächst an seinen Datenanschlüssen 1, 2, 3 und 4 die Eingangssignale ES = (ES1, ES2, ES3, ES4) = (1, 0, 0, 0). Aufgrund des Line-Scramblings werden die Datenpins 1', 2', 3' und 4' des Speicherbausteins 300 somit von den Eingangssignalpegeln 0, 1, 0, 0 angesteuert. Diese Werte werden in den Registern 1'', 2'', 3'' und 4'' ebenfalls in der Reihenfolge 0, 1, 0, 0 abgespeichert. Über die leitend gesteuerten steuerbaren Schalter 13 werden die Kippschaltungen innerhalb der programmierbaren Schalteinheiten der Spalte S4 mit den Programmierzuständen (P41, P42, P43, P44) = (0, 1, 0, 0) programmiert. Somit weist also lediglich die Kippschaltung der programmierbaren Schalteinheit P42 einen programmierten Zustand auf.
Der nachfolgende Schritt zur Initialisierung der Programmierschaltung 15 ist in 5B dargestellt. Der Speicher-Controller erzeugt an seinen Datenanschlüssen ein Eingangssignal mit dem Pegel ES = (ES1, ES2, ES3, ES4) = (0, 1, 0, 0). Aufgrund des Line-Scramblings werden die Datenpins 1', 2', 3' und 4' des Speicherbausteins 300 somit von den Signalpegeln 1, 0, 0, 0 angesteuert. Dementsprechend werden die Register 1'', 2'', 3'' und 4'' der Registerschaltung R mit den Zuständen 1, 0, 0, 0 programmiert.
Bei dem folgenden Taktsignal werden die in den programmierbaren Schalteinheiten P41, P42, P43 und P44 gespeicherten Zustände in die Spalte S3 weitergeschoben. Die programmierbaren Schalteinheiten der Spalte S3 nehmen somit die Programmierzustände (P31, P32, P33, P34) = (0, 1, 0, 0) an. Über die steuerbaren Schalter 13 werden in die Spalte S4 der Programmierschaltung 15 die Programmierzustände (P41, P42, P43, P44) = (1, 0, 0, 0) einprogrammiert. Somit befindet sich lediglich das programmierbare Element P41 in einem programmierten Zustand.
Im nächsten Initialisierungsschritt erzeugt der Speicher-Controller nunmehr an seinen Datenanschlüssen die Eingangssignalfolge ES = (ES1, ES2, ES3, ES4) = (0, 0, 1, 0). Die Datenpins 1', 2', 3' und 4' des Halbleiterbausteins 300 werden somit aufgrund des in der 3 dargestellten Line-Scramblings von den Signalpegeln 0, 0, 0, 1 angesteuert. Diese Zustände werden wiederum durch die lineare Verbindung zwischen den Datenpins mit den Registern der Registerschaltung in den Registern der Registerschaltung in der gleichen Reihenfolge zwischengespeichert.
Beim nachfolgenden Taktzyklus werden die in der Spalte S3 gespeicherten Zustände in die Spalte S2 weiter geschoben und die in der Spalte S4 bis dahin gespeicherten Zustände in die Spalte S3 transferiert. Die programmierbaren Schalteinheiten der Spalte S4 der Programmierschaltung 15 werden schließlich über die steuerbaren Schalter 13 mit den Programmierzuständen (P41, P42, P43, P44) = (0, 0, 0, 1) programmiert, die in den Registern der Registerschaltung zwischengespeichert sind. Somit befindet sich nach dem dritten Taktzyklus das programmierbare Element P44 in einem programmierten Zustand.
Nachfolgend erzeugt der Speicher-Controller 400 als Eingangssignalfolge an seinen Datenanschlüssen 1, 2, 3 und 4 die Eingangssignalpegel (ES1, ES2, ES3, ES4) = (0, 0, 0, 1). Aufgrund des Line-Scramblings werden die Datenpins 1', 2', 3', 4' des Speicherbausteins 300 somit von den Signalen 0, 0, 1, 0 angesteuert, die in den Registern 1'', 2'', 3'' und 4'' der Registerschaltung zwischengespeichert werden.
Im nachfolgenden vierten Taktzyklus werden die in den programmierbaren Schalteinheiten der Spalten S2, S3 und S4 gespeicherten Programmierzustände wiederum jeweils um eine Spalte verschoben, sodass die programmierbaren Schalteinheiten der Spalte S1 letztendlich mit den Programmierzuständen (P11, P12, P13, P14) = (0, 1, 0, 0), die programmierbaren Schalteinheiten der Spalte S2 mit den Programmierzuständen (P21, P22, P23, P24) = (1, 0, 0, 0) und die programmierbaren Schalteinheiten der Spalte S3 mit den Programmierzuständen (P31, P32, P33, P34) = (0, 0, 0, 1) programmiert sind. Über die Register 1'', 2'', 3'' und 4'' und die steuerbaren Schalter 13 werden die programmierbaren Schalteinheiten der Spalte S4 der Programmierschaltung 15 nunmehr mit den Programmierzuständen (P41, P42, P43, P44) = (0, 0, 1, 0) programmiert. In den programmierbaren Schalteinheiten bzw. in den Kippschaltungen F der programmierbaren Schalteinheiten P11, ..., P44 sind somit die in 5D dargestellten Programmierzuständ abgespeichert.
In der Programmierschaltung 15 befinden sich also lediglich die programmierbaren Schalteinheiten P12, P21, P34 und P43 in einem programmierten Zustand. Im programmierten Zustand werden die Schalttransistoren T1 und T2 der programmierbaren Schalteinheiten in den leitenden Zustand geschaltet. Somit ist über die programmierte Schalteinheit P12 der Eingangsanschluss E2 mit dem Ausgangsanschluss A1 verbunden. Über die programmierte Schalteinheit P21 ist der Eingangsanschluss E1 mit dem Ausgangsanschluss A2 verbunden. Über die programmierte Schalteinheit P34 ist der Eingangsanschluss E4 mit dem Ausgangsanschluss A3 und über die programmierte Schalteinheit P43 ist der Eingangsanschluss E3 mit dem Ausgangsanschluss A4 verbunden.
In einem nachfolgenden Testbetriebszustand des integrierten Halbleiterspeichers werden die steuerbaren Schalter 13 und 14 gesperrt und die steuerbaren Schalter 11 und 12 leitend gesteuert. Somit wird ein am Datenpin 1' anliegendes Signal dem Register 2'', ein am Datenpin 2' anliegendes Signal dem Register 1'', ein am Datenpin 3' anliegendes Signal dem Register 4'' und ein am Datenpin 4' anliegendes Signal dem Register 3'' zugeführt. Dadurch werden die von dem Speicher-Controller an seinen Datenanschlüssen 1, 2, 3 und 4 erzeugten Signale in den Registern 1'', 2'', 3'' und 4'' der Registerschaltung R abgespeichert.
Diese lineare Verbindung von Datenanschlüssen des Speicher-Controllers mit den Registern der Registerschaltung ist unabhängig vom verwendeten Line-Scrambling. Somit kennen in einem Funktionstest des Speichermoduls trotz unterschiedlichem Line-Scramblings alle Speicherbausteine 100, 200 und 300 eingangsseitig vom Speicher-Controller 400 mit der gleichen Signalabfolge angesteuert werden. Die Programmierschaltung 15 gewährleistet, dass unabhängig vom verwendeten Line-Scrambling immer das am Datenanschluss 1 des Speicher-Controllers 400 erzeugte Signal in dem Register 1'' der Registerschaltung, das am Datenanschluss 2 des Speicher-Controllers 400 erzeugte Signal im Register 2'' der Registerschaltung, das am Datenanschluss 3 des Speicher-Controllers 400 erzeugte Signal im Register 3'' der Registerschaltung und das am Datenanschluss 4 des Speicher-Controllers erzeugte Signal im Register 4'' der Registerschaltung der Speicherbausteine 100, 200 und 300 abgespeichert wird.
Dies bedeutet, dass zum individuellen Beschreiben der Speicherbausteine mit einer für alle Speicherbausteine gleichen Datensignalabfolge an den Datenanschlüssen 1, 2, 3 und 4 des Speicher-Controllers in dem jeweiligen Speicherzellenfeld der Speicherbausteine die gleiche Datentopologie erzeugt werden kann. Ein Register innerhalb des Speicher-Controllers 400, das die jeweiligen Datenanschlüsse einer jeden Gruppe von Datenanschlüssen mit Datensignalen belegt, braucht somit nur einmal programmiert zu werden und ist damit unabhängig vom jeweiligen Line-Scrambling eines an den Speicher-Controller 400 angeschlossenen Speicherbausteins.
Auch wenn anhand der dargestellten Figuren die Funktionsweise der Programmierschaltung 15 zur Aufdeckung des Line-Scramblings von Datenleitungen erläutert worden ist, so kann sie auch zur Aufdeckung des Line-Scramblings von Adressleitungen verwendet werden. Die Programmierschaltung 15 ist in beiden Fällen zwischen die Daten-/Adresspins und das nachfolgende Register des Speicherbausteins zu schalten.
Die Programmierschaltung 15 ist vorzugsweise auf dem Halbleiterspeicher angeordnet. Sie kann jedoch auch innerhalb des Speicher-Controllers oder innerhalb eines Testers zum Einsatz kommen. In diesem Fall werden die Einheitsvektor-Signale ES = (1, 0, 0, 0); (0, 1, 0, 0); (0, 0, 1, 0); (0, 0, 0, 1) von den Speicherbausteinen 100, 200 und 300 erzeugt. Auf dem Speicher-Controller bzw. in dem Tester sind Programmierschaltungen entsprechend der Anzahl der angesteuerten Speicherbausteine enthalten. Dadurch wird innerhalb des Speicher-Controllers bzw. des Testers eine bausteinindividuelle Rescrambling-Matrix abgespeichert.
Bezugszeichenliste

1, 2, 3, 4: Datenanschlüsse des Speicher-Controllers
1', 2', 3', 4': Datenanschlüsse des Speicherbausteins
1'', 2'', 3'', 4'': Register der Registerschaltung
100, 200, 300: Speicherbaustein
1000: Speichermodul
11, 12, 13, 14: Steuerbare Schalter
15: Programmierschaltung
30: Speicherchip
400: Speicher-Controller
A: Adressanschluss
AT: Auswahltransistor
AV: Anschluss für Steuerspannung
B: Bonddraht
BL: Bitleitung
CLK: Taktsignal
D: Datenanschluss
ES: Eingangssignal
F: Kippschaltung
L: Leiterbahn
N: Programmieranschluss
P: Programmierbare Schalteinheit
PD: Pad
S: Steueranschluss
SC: Speicherkondensator
SR: Schieberegister
ST: Steueranschluss
SZ: Speicherzelle
SZF: Speicherzellenfeld
T: Schalttransistor
VPP: Steuerspannung
WL: Wortleitung

Claims

Integrierter Halbleiterspeicher, – mit externen Anschlüssen (1', 2', 3', 4'), an die jeweils ein Eingangssignal (ES1, ES2, ES3, ES4) anlegbar ist, – mit einer Registerschaltung (R) mit Registern (1'', 2'', 3'', 4''), wobei jeweils eines der Register zur Speicherung jeweils eines der Eingangssignale vorgesehen ist, – mit einer Programmierschaltung (15) mit programmierbaren Schalteinheiten (P11, ..., P44), über die in Abhängigkeit von einem jeweiligen Programmierzustand der programmierbaren Schalteinheiten jeweils einer der externen Anschlüsse (1', 2', 3', 4') mit jeweils einem der Register (1'', 2'', 3'', 4'') der Registerschaltung (R) verbindbar ist, – bei dem die Programmierschaltung (15) derart ausgebildet ist, dass der Programmierzustand einer der programmierbaren Schalteinheiten (P11, ..., P44) der Programmierschaltung (15) dadurch programmierbar ist, indem an die externen Anschlüsse (1', 2', 3', 4') jeweils ein Programmiersignal (ES1, ES2, ES3, ES4) angelegt wird, wobei das an einen der externen Anschlüsse (1') angelegte Programmiersignal (ES1) einen ersten Zustand und die an die anderen der externen Anschlüsse (2', 3', 4') jeweilig angelegten Programmiersignale (ES2, ES3, ES4) einen zweiten Zustand aufweisen.
Integrierter Halbleiterspeicher nach Anspruch 1, – bei dem die Programmierschaltung (15) mehrere Eingangsanschlüsse (E1, E2, E3, E4) und mehrere Ausgangsanschlüsse (A1, A2, A3, A4) aufweist, – bei dem jeweils einer der externen Anschlüsse (1', 2', 3', 4') mit jeweils einem der Eingangsanschlüsse (E1, E2, E3, E4) der Programmierschaltung (15) verbindbar ist, – bei dem jeweils einer der Ausgangsanschlüsse (A1, A2, A3, A4) der Programmierschaltung (15) mit jeweils einem der Register (1'', 2'', 3'', 4'') der Registerschaltung (R) verbindbar ist, – bei dem jeweils einer der Eingangsanschlüsse (E1, E2, E3, E4) der Programmierschaltung (15) mit jeweils einem der Ausgangsanschlüsse (A1, A2, A3, A4) der Programmierschaltung (15) verbindbar ist.
Integrierter Halbleiterspeicher nach Anspruch 2, – mit ersten steuerbaren Schaltern (11) und zweiten steuerbaren Schaltern (12), – bei dem jeweils einer der externen Anschlüsse (1', 2', 3', 4') über jeweils einen der ersten steuerbaren Schalter (11) mit jeweils einem der Eingangsanschlüsse (E1, E2, E3, E4) der Programmierschaltung (15) verbindbar ist, – bei dem jeweils einer der Ausgangsanschlüsse (A1, A2, A3, A4) der Programmierschaltung (15) über jeweils einen der steuerbaren Schalter (12) mit jeweils einem der Register (1'', 2'', 3'', 4'') der Registerschaltung (R) verbindbar ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 3, bei dem die programmierbaren Schalteinheiten (P) jeweils einen steuerbaren Schalter (T1) aufweisen, über den einer der Eingangsanschlüsse (E1, E2, E3, E4) der Programmierschaltung (15) mit einem der Ausgangsanschlüsse (A1, A2, A3, A4) der Programmierschaltung (15) verbindbar ist.
Integrierter Halbleiterspeicher nach Anspruch 4, – bei dem die programmierbaren Schalteinheiten (P11, ..., P44) mit einem Anschluss (AV) zum Anlegen einer Steuerspannung (VPP) verbunden sind, – bei dem die programmierbaren Schalteinheiten (P11, ..., P44) jeweils einen weiteren steuerbaren Schalter (T2) aufweisen, – bei dem die Steuerspannung (VPP) über den jeweiligen weiteren steuerbaren Schalter (T2) der programmierbaren Schalteinheiten einem jeweiligen Steueranschluss (ST1) des steuerbaren Schalters (T1) der programmierbaren Schalteinheiten zuführbar ist.
Integrierter Halbleiterspeicher nach Anspruch 5, – bei dem die programmierbaren Schalteinheiten (P11, ..., P44) jeweils ein programmierbares Element (F) enthalten, – bei dem das jeweilige programmierbare Element (F) der programmierbaren Schalteinheiten ausgangsseitig mit einem jeweiligen Steueranschluss (ST2) des weiteren steuerbaren Schalters (T2) der programmierbaren Schalteinheiten verbunden ist.
Integrierter Halbleiterspeicher nach Anspruch 6, – bei dem das jeweilige programmierbare Element (F) der programmierbaren Schalteinheiten derart ausgebildet ist, dass es im programmierten Zustand den jeweiligen weiteren steuerbaren Schalter (T2) der programmierbaren Schalteinheiten leitend steuert, sodass die Steuerspannung (VPP) dem jeweiligen Steueranschluss (ST1) des steuerbaren Schalters (T1) der programmierbaren Schalteinheiten zugeführt wird und den jeweiligen steuerbaren Schalter (T1) der programmierbaren Schalteinheiten leitend steuert, – bei dem das jeweilige programmierbare Element (F) der programmierbaren Schalteinheiten derart ausgebildet ist, dass es im nicht programmierten Zustand den jeweiligen weiteren steuerbaren Schalter (T2) der programmierbaren Schalteinheiten sperrt, sodass die Steuerspannung (VPP) von dem jeweiligen Steueranschluss (ST1) des steuerbaren Schalters (T1) der programmierbaren Schalteinheiten getrennt ist und der jeweilige steuerbare Schalter (T1) der programmierbaren Schalteinheiten somit gesperrt ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 7, bei dem die programmierbaren Elemente jeweils als Fuse-Elemente (F) ausgebildet sind.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 7, bei dem die programmierbaren Elemente jeweils als eine bistabile Kippschaltung (F) ausgebildet sind.
Integrierter Halbleiterspeicher nach Anspruch 9, – bei dem die bistabilen Kippschaltungen (F) in Zeilen und Spalten angeordnet sind, – bei dem die bistabilen Kippschaltungen (F) einer Zeile als Schieberegister (SR1, SR2, SR3, SR4) verschaltet sind.
Integrierter Halbleiterspeicher nach Anspruch 10, – mit dritten steuerbaren Schaltern (13), – bei dem jeweils eines der Schieberegister (SR1, SR2, SR3, SR4) eingangsseitig (N1, N2, N3, N4) über jeweils einen der dritten steuerbaren Schalter (13) mit jeweils einem der Register (1'', 2'', 3'', 4'') der Registerschaltung (R) verbindbar ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 11, – mit vierten steuerbaren Schaltern (14), – bei dem jeweils einer der externen Anschlüsse (1', 2', 3', 4') über jeweils einen der vierten steuerbaren Schalter (14) mit jeweils einem der Register (1'', 2'', 3'', 4'') der Registerschaltung (R) verbindbar ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 12, bei dem die externen Anschlüsse (1', 2', 3', 4') jeweils als Adressanschlüsse (A300) oder als Datenanschlüsse (D300) ausgebildet sind.
Verfahren zum Betreiben eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte: – Vorsehen eines integrierten Halbleiterspeichers mit externen Anschlüssen (1', 2', 3', 4'), an die jeweils ein Eingangssignal (ES1, ES2, ES3, ES4) anlegbar ist, mit einer Registerschaltung (R) mit Registern (1'', 2'', 3'', 4''), wobei jeweils eines der Register zur Speicherung jeweils eines der Eingangssignale vorgesehen ist, mit einer Programmierschaltung (15) mit programmierbaren Schalteinheiten (P11, ..., P44), über die in Abhängigkeit von einem jeweiligen Programmierzustand der programmierbaren Schalteinheiten jeweils einer der externen Anschlüsse (1', 2', 3', 4') mit jeweils einem der Register (1'', 2'', 3'', 4'') der Registerschaltung (R) verbindbar ist und bei dem die Programmierschaltung derart ausgebildet ist, dass der Programmierzustand einer der programmierbaren Schalteinheiten (P11, ..., P44) der Programmierschaltung (15) dadurch programmierbar ist, indem an die externen Anschlüsse (1', 2', 3', 4') jeweils ein Programmiersignal (ES1, ES2, ES3, ES4) angelegt wird, wobei das an einen der externen Anschlüsse (1'') angelegte Programmiersignal (ES1) einen ersten Zustand und die an die anderen der externen Anschlüsse (2', 3', 4') jeweilig angelegten Programmiersignale (ES2, ES3, ES4) einen zweiten Zustand aufweisen, – Programmieren einer Anzahl von programmierbaren Schalteinheiten (P11, P12, P13, P14), die der Anzahl der externen Anschlüsse (1', 2', 3', 4') entspricht, durch Durchführen eines Programmierschrittes, bei dem an einen der externen Anschlüsse (1') das Programmiersignal mit einem ersten Zustand und an die restlichen der externen Anschlüsse (2', 3', 4') das Programmiersignal mit einem zweiten Zustand angelegt wird, – Wiederholen des Programmierschrittes, wobei bei jeder Wiederholung des Programmierschrittes an einen anderen der externen Anschlüsse (2') das Programmiersignal mit dem ersten Zustand angelegt wird und an die restlichen der externen Anschlüsse (1', 3', 4') das Programmiersignal mit dem zweiten Zustand angelegt wird, bis an jeden der externen Anschlüsse (1', 2', 3', 4') genau einmal das Programmiersignal mit dem ersten Zustand angelegt worden ist.
Verfahren nach Anspruch 14, umfassend die folgenden Schritte: – Vorsehen des integrierten Halbleiterspeichers, der in einem ersten oder zweiten Betriebszustand betreibbar ist, – Verbinden jeweils eines der externen Anschlüsse (1', 2', 3', 4') mit einem der Register (1'', 2'', 3'', 4'') der Registerschaltung (R) im ersten Betriebszustand des integrierten Halbleiterspeichers unter Überbrückung der Programmierschaltung (15), – Verbinden jeweils eines der externen Anschlüsse (1', 2', 3', 4') über jeweils eine der programmierbaren Schalteinheiten (P11, ..., P44) der Programmierschaltung (15) mit jeweils einem der Register (1'', 2'', 3'', 4'') der Registerschaltung (R) im zweiten Betriebszustand des integrierten Halbleiterspeichers.