DE102005036543A1 - Semiconductor device - Google Patents

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Abstract

In der Deckfläche eines p·-·-Substrats (200) ist eine n-Dotierungsregion (121) ausgebildet. In der Deckfläche der n-Dotierungsregion (121) ist eine p-Wanne (131) ausgebildet. In der Deckfläche der n-Dotierungsregion (121) sind ebenfalls eine p·+·-Sourceregion (126) und eine p·+·-Drainregion (122) ausgebildet. In der Deckfläche der p-Wanne (131) sind eine n·+·-Drainregion (137) und eine n·+·-Sourceregion (133) ausgebildet. In dem p·-·-Substrat (200) ist eine vergrabene n·+·-Schicht (20) mit einer Dotierungskonzentration ausgebildet, die höher ist als jene der n-Dotierungsregion (121). Die vergrabene n·+·-Schicht (20) ist in Kontakt zu der Bodenfläche der n-Dotierungsregion (121) in einer größeren Tiefe als die n-Dotierungsregion (121) ausgebildet.In the top surface of a p · · · substrate (200), an n-type impurity region (121) is formed. In the top surface of the n-type impurity region (121), a p-well (131) is formed. In the top surface of the n-type impurity region (121), there are also formed a p × + source region (126) and a p × + drain region (122). In the top surface of the p-well 131, there are formed an n.sup. + Drain region (137) and an n.sup. + - source region (133). In the p · · · · substrate (200), a buried n · + · layer (20) having a doping concentration higher than that of the n-type impurity region (121) is formed. The n + + buried layer 20 is formed in contact with the bottom surface of the n-type impurity region 121 at a depth greater than the n-type impurity region 121.

Description

Diese Erfindung bezieht sich auf Halbleitervorrichtungen und speziell auf eine Leistungsvorrichtungs-Treibervorrichtung, die eine Leistungsvorrichtung, wie zum Beispiel einen Inverter, treibt.These This invention relates to semiconductor devices and more specifically to a power device driver device comprising a power device, such as an inverter, drives.

55 ist ein Blockdiagramm, das in schematischer Weise einen Aufbau einer Leistungsvorrichtung und einer Leistungsvorrichtungs-Treibervorrichtung zeigt. 56 ist ein Schaltplan eines Aufbaus eines Hauptteils in einem in 55 gezeigten hochspannungsseitigen Treiberabschnitt 101. 57 ist eine Draufsicht, die in schematischer Weise das Layout des hochspannungsseitigen Treiberabschnitts 101 zeigt. 55 Fig. 10 is a block diagram schematically showing a structure of a power device and a power device driving device. 56 is a circuit diagram of a structure of a main part in an in 55 shown high voltage side driver section 101 , 57 FIG. 10 is a plan view schematically showing the layout of the high voltage side driver section. FIG 101 shows.

58 und 59 sind Querschnittsansichten eines bekannten Aufbaus des hochspannungsseitigen Treiberabschnitts 101 entlang der Linien B-B bzw. A-A in 57. 58 and 59 FIG. 15 are cross-sectional views of a known structure of the high voltage side driver section. FIG 101 along the lines BB and AA in 57 ,

Eine Technik für einen IC mit hoher Durchbruchsspannung, der eine Bootstrap-Diode (Startdiode) beinhaltet, wird beispielsweise in der Japanischen Patentoffenlegungsschrift Nr. 2002-324848 offenbart. Eine Technik für eine Halbleitervorrichtung mit hoher Durchbruchspannung mit verbesserter Widerstandfähigkeit gegenüber Latch-Up wird beispielsweise in der Japani schen Patentoffenlegungsschrift Nr. 11-214530 (1999) offenbart. Eine Technik für eine Halbleitervorrichtung mit einer hohen Durchbruchsspannung, die den RESURF-Aufbau verwendet, wird beispielsweise in dem US-Patent Nr. 4,292,642 offenbart. Eine Technik für eine Halbleitervorrichtung mit einer hohen Durchbruchsspannung, die einen unterteilten RESURF-Aufbau verwendet, wird beispielsweise in der Japanischen Patentoffenlegungsschrift Nr. 9-283716 (1997) offenbart. Eine Technik für eine CMOS-Halbleitervorrichtung, die das Auftreten von Latch-Ups, welche aus einem parasitären Thyristor resultieren, verringert, wird beispielsweise in der Japanischen Patentoffenlegungsschrift Nr. 5-152523 (1993) offenbart.A Technology for a high breakdown voltage IC, which is a bootstrap diode (Startup diode), for example, in Japanese Patent Publication No. 2002-324848. A technique for one Semiconductor device with high breakdown voltage with improved resistance across from Latch-up is disclosed, for example, in Japanese Patent Laid-Open Publication No. 11-214530 (1999). A technique for a semiconductor device with a high breakdown voltage using the RESURF design, is disclosed, for example, in U.S. Patent No. 4,292,642. A Technology for a semiconductor device with a high breakdown voltage, the uses a partitioned RESURF structure, for example in Japanese Patent Laid-Open Publication No. 9-283716 (1997) disclosed. A technique for a CMOS semiconductor device that detects the occurrence of latch-ups, which from a parasitic Thyristor result, reduced, for example, in Japanese Patent Publication No. 5-152523 (1993).

Bei der Leistungsvorrichtung und der Leistungsvorrichtungs-Treibervorrichtung, die in 55 gezeigt sind, kann während eines Regenerierungszeitraums (nämlich während eine Freilaufdiode D2 durch eine gegenelektromotorische Spannung von einer mit einem Knoten N30 verbundenen Last AN ist) eine hochspannungsseitig schwebende Offset-Spannung VS auf ein negatives Potential fallen, das niedriger als eine gemeinsame Masse COM ist. Die negativen Schwankungen der hochspannungsseitig schwebenden Offset-Spannung VS werden über eine Kondensator C1 in eine hochspannungsseitig schwebende Versorgungs-Absolutspannung VB umgesetzt, was ebenso negative Schwankungen des Potentials der hochspannungsseitig schwebenden Versorgungs-Absolutspannung VB verursacht.In the power device and the power device driving apparatus, which are incorporated in 55 2, during a regeneration period (namely, while a flywheel diode D2 is ON by a back electromotive voltage from a load connected to a node N30), a high voltage side floating offset voltage VS may fall to a negative potential lower than a common ground COM. The negative fluctuations of the high-voltage side floating offset voltage VS are converted via a capacitor C1 into a high-voltage side floating supply absolute voltage VB, which also causes negative variations of the potential of the high voltage side floating supply absolute voltage VB.

Die negativen Schwankungen der hochspannungsseitig schwebenden Versorgungs-Absolutspannung VB werden zu n-Dotierungsregionen 117 und 121 und n--Dotierungsregionen 110 und 143 in 58 und 59 übertragen. Bezugnehmend auf 58 werden folglich eine parasitäre Diode PD1 zwischen einer p-Typ-Wanne (hier im folgenden als "p-Wanne" bezeichnet) 111 und der n--Dotierungsregion 110, eine parasitäre Diode PD2 zwischen einem p--Typ-Siliziumsubstrat (hier im folgenden als "p--Substrat" bezeichnet) 200 und der n-Dotierungsregion 117 und eine parasitäre Diode PD3 zwischen dem p--Substrat 200 und der n- Dotierungsregion 121, von denen alle unter Normalbedingungen in Sperrrichtung geschaltet sind, angeschaltet. Bezugnehmend auf 59 werden zusätzlich eine parasitäre Diode PD4 zwischen einer p+-Typ-Trennregion (hier im folgenden als "p+-Isolation" bezeichnet) 144 und der n--Dotierungsregion 143, eine parasitäre Diode PD5 zwischen dem p--Substrat 200 und der n--Dotierungsregion 143 und eine parasitäre Diode PD6 zwischen dem p--Substrat 200 und der n-Dotierungsregion 121, von denen alle unter Normalbedingungen in Sperrrichtung geschaltet sind, angeschaltet.The negative variations of the high voltage side floating supply absolute voltage VB become n-type doping regions 117 and 121 and n - doping regions 110 and 143 in 58 and 59 transfer. Referring to 58 Consequently, a parasitic diode PD1 between a p-type well (hereinafter referred to as "p-well") 111 and the n - -doping region 110 , a parasitic diode PD2 between a p - -type silicon substrate (hereinafter referred to as "p - substrate") 200 and the n-type doping region 117 and a parasitic diode PD3 between the p - substrate 200 and the n-type doping region 121 , all of which are reverse-connected under normal conditions, are turned on. Referring to 59 In addition, a parasitic diode PD4 between a p + -type separating region (hereinafter referred to as "p + -insolation") 144 and the n - -doping region 143 , a parasitic diode PD5 between the p - substrate 200 and the n - -doping region 143 and a parasitic diode PD6 between the p - substrate 200 and the n-type doping region 121 , all of which are reverse-connected under normal conditions, are turned on.

Bezugnehmend auf 59 verursacht das Anschalten der parasitären Dioden PD4 bis PD6 einen Stromfluss in die n-Dotierungsregion 121. Ein CMOS 12 zum Ausgeben eines hochspannungsseitigen Treibersignals beinhaltet einen parasitären Bipolartransistor PB (siehe 60), welcher aus einer n-p-n-Struktur resultiert, die aus der n-Dotierungsregion 121, einer p-Wanne 131 und einer n+-Sourceregion 133 besteht, einen parasitären Thyristor PS1, der aus einer p-n-p-n-Struktur resultiert, welche sich aus einer p+-Sourceregion 126, der n-Dotierungsregion 121, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt, und einen parasitären Thyristor PS2, der aus einer p-n-p-n-Struktur resultiert, die sich aus dem p--Substrat 200, der n-Dotierungsregion 121, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt. Folglich wirkt der in die n-Dotierungsregion 121 fließende Strom, der aus dem Anschalten der parasitären Dioden PD4 bis PD6 resultiert als ein Trigger-Strom, der das Arbeiten des parasitären Bipolartransistors PB verursacht oder in den parasitären Thyristoren PS1 und P52 Latch-Ups verursacht. Das Arbeiten des parasitären Bipolartransistors PB oder Latch-Ups in den parasitären Thyristoren PS1 und PS2 verursachen einen übermäßigen Stromfluss durch den CMOS 12 was unter bestimmten Umständen in einer Beschädigung der Schaltungen und Komponenten resultiert (hier im folgenden als "Latch-Up-Ausfall" bezeichnet wird).Referring to 59 causes the turning on of the parasitic diodes PD4 to PD6 a current flow in the n-type impurity region 121 , A CMOS 12 for outputting a high voltage side drive signal includes a parasitic bipolar transistor PB (see 60 ) resulting from an npn structure consisting of the n-type dopant region 121 , a p-tub 131 and an n + source region 133 consists of a parasitic thyristor PS1 resulting from a pnpn structure resulting from a p + source region 126 , the n-doping region 121 , the p-tub 131 and the n + source region 133 composed, and a parasitic thyristor PS2, which results from a pnpn structure resulting from the p - substrate 200 , the n-doping region 121 , the p-tub 131 and the n + source region 133 composed. Consequently, it acts in the n-type dopant region 121 flowing current resulting from turning on the parasitic diodes PD4 to PD6 as a trigger current, which causes the operation of the parasitic bipolar transistor PB or caused in the parasitic thyristors PS1 and P52 latch-ups. The operation of the parasitic bipolar transistor PB or latch-ups in the parasitic thyristors PS1 and PS2 cause excessive current flow through the CMOS 12 which in some circumstances results in damage to the circuits and components (hereinafter referred to as "latch-up failure").

60 ist eine Querschnittsansicht eines vereinfachten Aufbaus des CMOS-Teils, der der Analyse des Betriebszustands des parasitären Bipolartransistors PB und des parasitären Thyristors PS2, die von dem Anschalten der parasitären Diode PD6 resultieren, dient. Aus Handhabungsgründen sind die Positionen eines nMOSFET und eines pMOSFET in 59 in der 60 vertauscht. Eine VS-Elektrode und eine nMOS-Sourceelektrode (nS) in 60 entsprechen beide einer Elektrode 134 in 59, während eine VB-Elektrode, eine pMOS-Rückgateelektrode (pBG) und eine pMOS-Sourceelektrode (pS) in 60 alle einer Elektrode 128 in 59 entsprechen. 61A zeigt einen vereinfachten Aufbau von 60 und 61B zeigt Dotierungskonzentrationsprofile ausgehend von der Deckfläche eines n+-Dotierungsbereichs 127 in eine Tiefenrichtung des p--Substrats 200 bezogen auf eine Position, an der die pMOS-Rückgateelektrode in 61A ausgebildet ist. 60 is a cross-sectional view of one simplified structure of the CMOS part, the analysis of the operating state of the parasitic bipolar transistor PB and the parasitic thyristor PS2, resulting from the turning on of the parasitic diode PD6, is used. For handling reasons, the positions of an nMOSFET and a pMOSFET are in 59 in the 60 reversed. A VS electrode and an nMOS source electrode (nS) in 60 both correspond to one electrode 134 in 59 while a VB electrode, a pMOS back gate electrode (pBG) and a pMOS source electrode (pS) in 60 all of one electrode 128 in 59 correspond. 61A shows a simplified structure of 60 and 61B shows doping concentration profiles starting from the top surface of an n + doping region 127 in a depth direction of the p - substrate 200 with respect to a position at which the pMOS backgate electrode in 61A is trained.

62 ist ein Diagramm, das den Wert des durch die Bulk-Elektrode, die pMOS-Sourceelektrode und die nMOS-Sourceelektrode fließenden Stroms beim Anlegen einer Spannung an eine Bulk-Elektrode in 60, nämlich beim Anlegen einer negativen Spannung (hier im folgenden als "negative VS-Spannung" bezeichnet) an die VS-Elektrode, zeigt. Es wird gezeigt, dass der durch die nMOS-Sourceelektrode fließende Strom mit einem negativen Anwachsen der zugeführten negativen VS-Spannung anwächst und nahezu gleich dem durch die pMOS-Sourceelektrode fließenden Strom wird, wenn die negative VS-Spannung ungefähr –40V ist. 62 FIG. 15 is a graph showing the value of the current flowing through the bulk electrode, the pMOS source electrode and the nMOS source electrode when a voltage is applied to a bulk electrode in FIG 60 Namely, when applying a negative voltage (hereinafter referred to as "negative VS voltage") to the VS electrode, shows. It is shown that the current flowing through the nMOS source electrode increases with a negative increase of the supplied negative VS voltage and becomes almost equal to the current flowing through the pMOS source electrode when the negative VS voltage is approximately -40V.

63 zeigt die Stromverteilung, wenn die negative VS-Spannung in 62 –17V ist. Es ist gezeigt, dass der Strom nicht durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung –17V ist, so dass nicht das Arbeiten des parasitären Thyristors PS2 in 60 verursacht wird. 63 shows the current distribution when the negative VS voltage in 62 -17V is. It is shown that the current does not flow through the nMOS source electrode when the negative VS voltage is -17V, so that the parasitic thyristor PS2 does not work in 60 is caused.

64 zeigt die Stromverteilung, wenn die negative VS-Spannung in 62 –43V ist. Es ist gezeigt, dass der Strom durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung –43V ist, was ein Arbeiten des parasitären Thyristors PS2 in 2 verursacht. 64 shows the current distribution when the negative VS voltage in 62 -43V is. It is shown that the current flows through the nMOS source electrode when the negative VS voltage is -43V, which causes the parasitic thyristor PS2 to operate in 2 caused.

65 ist eine Querschnittsansicht der bekannten Halbleitervorrichtung mit hoher Durchbruchsspannung, die den RESURF-Aufbau verwendet (siehe das oben erwähnte US-Patent Nr. 4,292,642), die einen ausgewählten Bereich der Struktur von 58 zeigt, in dem ein MOS 11 mit hoher Durchbruchsspannung ausgebildet ist. Aus Gründen der Handhabung sind die Orte einer Drainregion 118 und einer Sourceregion 112 in 58 in der 65 vertauscht. 65 FIG. 12 is a cross-sectional view of the known high breakdown voltage semiconductor device using the RESURF structure (see the above-mentioned US Pat. No. 4,292,642), which shows a selected portion of the structure of FIG 58 shows in which a MOS 11 is formed with high breakdown voltage. For reasons of handling, the locations are a drain region 118 and a source region 112 in 58 in the 65 reversed.

66 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen eine Drainelektrode 119 und eine Sourceelektrode 114 durch Kurzschließen der Sourceelektrode 114 und einer mit einer Gateelektrode 116a verbundenen Elektrode 116aa bezogen auf die Struktur von 65 zeigt. 66 zeigt ein elektrisches Feld an der Deckfläche der n--Dotierungsregion 110 (Si-Oberfläche) und ein elektrisches Feld an der Grenzfläche zwischen der n--Dotierungsregion 110 und dem p--Substrat 200 (n--/p--Substrat-Übergangstiefe). 66 is a diagram showing the electric fields when applying a high voltage between a drain electrode 119 and a source electrode 114 by shorting the source electrode 114 and one with a gate electrode 116a connected electrode 116AA related to the structure of 65 shows. 66 shows an electric field at the top surface of the n - doping region 110 (Si surface) and an electric field at the interface between the n - -doping region 110 and the p - substrate 200 (n - - / p - substrate junction depth).

Es ist in 65 und 66 gezeigt, dass die Maxima des elektrischen Feldes an der Si-Oberfläche ein Maximum P1 an einer Position, die dem unteren Teil des rechten Randes der Drainelektrode 119 entspricht, ein Maximum P2 an einer Position, die dem unteren Teil des linken Randes der Elektrode 116aa entspricht, und ein Maximum P3 an einer Position, die dem unteren Teil des linken Randes der Gateelektrode 116a entspricht, sind. Somit tritt eine Mehrzahl von Maxima des elektrischen Feldes an der Si-Oberfläche auf, wenn die RESURF-Struktur verwendet wird.It is in 65 and 66 have shown that the maxima of the electric field at the Si surface have a maximum P1 at a position corresponding to the lower part of the right edge of the drain electrode 119 corresponds to a maximum P2 at a position corresponding to the lower part of the left edge of the electrode 116AA and a maximum P3 at a position corresponding to the lower part of the left edge of the gate electrode 116a corresponds, are. Thus, a plurality of electric field maxima occur at the Si surface when the RESURF structure is used.

In 65 und 66 ist ebenfalls gezeigt, dass ein Maximum des elektrischen Feldes in der Tiefe des n--/p--Substrat-Übergangs ein Maximum P4 ist, die in dem rechten unteren Randteil der n-Dotierungsregion 117 angesiedelt ist. Da der Wert des elektri schen Feldes an dem Maximum P4 höher ist als die entsprechenden Werte des elektrischen Feldes an den Maxima P1 bis P3, erreicht beim Anlegen einer Spannung an die Drainelektrode 119 und die Sourceelektrode 114 eine Position, die dem Maximum P4 entspricht, am schnellsten ein für einen Durchbruch kritisches elektrisches Feld. Folglich wird die Durchbruchsspannung der Halbleitervorrichtung durch das Maximum P4 in der Tiefe des Übergangs n-/p--Substrat bestimmt, wenn die RESURF-Struktur verwendet wird.In 65 and 66 It is also shown that a maximum of the electric field in the depth of the n - / p - substrate junction is a maximum P4 present in the right lower edge portion of the n-type doping region 117 is settled. Since the value of the electrical field at the maximum P4 is higher than the corresponding values of the electric field at the maxima P1 to P3, reaches when applying a voltage to the drain electrode 119 and the source electrode 114 a position corresponding to the maximum P4 is the fastest one for a breakthrough critical electric field. Consequently, the breakdown voltage of the semiconductor device is determined by the maximum P4 in the depth of the transition n - / p - substrate when the RESURF structure is used.

67 ist eine Querschnittsansicht, die einen ausgewählten Bereich der Struktur von 59 zeigt, in dem eine Diode mit einer hohen Durchbruchsspannung 14 ausgebildet ist. Aus Gründen der Handhabung sind eine Anode und eine Kathode in 59 in der 67 vertauscht. 67 is a cross-sectional view showing a selected area of the structure of 59 shows, in which a diode with a high breakdown voltage 14 is trained. For reasons of handling, an anode and a cathode are in 59 in the 67 reversed.

68 ist ein Diagramm, das bezogen auf den Aufbau von 67 die elektrischen Felder beim Anlegen einer Hochspannung zwischen eine Anodenelektrode 145 und eine Kathodenelektrode 142 zeigt. 68 zeigt ein elektrisches Feld an der Deckfläche der n--Dotierungsregion 143 (Si-Oberfläche) und ein elektrisches Feld an der Grenzfläche zwischen der n-Dotierungsregion 121 und dem p--Substrat 200 (Tiefe des Übergangs n/p--Substrat). In 67 und 68 ist gezeigt, dass ein Maximum des elektrischen Feldes ein Maximum E0 ist, das in dem rechten unteren Rand der n-Dotierungsregion 121 angesiedelt ist. 68 is a diagram related to the construction of 67 the electric fields when applying a high voltage between an anode electrode 145 and a cathode electrode 142 shows. 68 shows an electric field at the top surface of the n - doping region 143 (Si surface) and an electric field at the interface between the n-type impurity region 121 and the p - substrate 200 (Depth of the junction n / p - substrate). In 67 and 68 It is shown that a maximum of the electric field is a maximum E0, which in the right lower edge of the n-type doping region 121 is settled.

69 zeigt die Potentialverteilung (Äquipotentiallinien) und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 67. Es ist gezeigt, dass an einer Position, die dem Maximum E0 entspricht, die Krümmung der Äquipotentiallinien groß ist und der Abstand zwischen benachbarten Äquipotentiallinien klein ist. 69 shows the potential distribution (equipotential lines) and the current distribution when applying a high voltage between the anode electrode 145 and the cathode electrode 142 related to the structure of 67 , It is shown that at a position corresponding to the maximum E0, the curvature of the equipotential lines is large and the distance between adjacent equipotential lines is small.

70 ist eine Querschnittsansicht der bekannten Halbleitervorrichtung mit hoher Durchbruchsspannung, die die unterteilte RESURF-Struktur verwendet (siehe Japanische Patentoffenlegungsschrift Nr. 9-283716 (1997), die oben erwähnt ist), und zeigt einen ausgewählten Bereich der Struktur von 58, in dem der MOS 11 mit hoher Durchbruchsspannung ausgebildet ist. Aus Handhabungsgründen sind die Orte der Drainregion 118 und der Sourceregion 112 in 58 in der 70 vertauscht. Aufgrund ihrer einfachen Herstellung wird die unterteilte RESURF-Struktur manchmal für einen MOS mit hoher Durchbruchsspannung verwendet, für den eine Durchbruchsspannung von 600V oder mehr erforderlich ist. 70 FIG. 12 is a cross-sectional view of the known high breakdown voltage semiconductor device using the divided RESURF structure (see Japanese Patent Laid-Open Publication No. 9-283716 (1997) mentioned above), and shows a selected portion of the structure of FIG 58 in which the MOS 11 is formed with high breakdown voltage. For handling reasons, the locations are the drain region 118 and the source region 112 in 58 in the 70 reversed. Because of its ease of fabrication, the divided RESURF structure is sometimes used for a high breakdown voltage MOS that requires a breakdown voltage of 600V or more.

71 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die mit der n+-Dotierungsregion 127 verbundene VB-Elektrode (die der Elektrode 128 in 58 entspricht) und die Sourceelektrode 114 durch Kurzschließen der Sourceelektrode 114 und der Elektrode 116aa durch das Anlegen einer Spannung von ungefähr 15V an die VB-Elektrode und die Drainelektrode 119 bezogen auf die Struktur von 70 zeigt. 71 zeigt ein elektrisches Feld an der Deckfläche des p--Substrats 200 (Si-Oberfläche) und ein elektrisches Feld an der Grenzfläche zwischen jeder Bodenfläche der n-Dotierungsregionen 121 und 117 und dem p--Substrat 200 (Tiefe des Übergangs n/p--Substrat). 71 is a diagram showing the electric fields when applying a high voltage between those with the n + doping region 127 connected VB electrode (that of the electrode 128 in 58 corresponds) and the source electrode 114 by shorting the source electrode 114 and the electrode 116AA by applying a voltage of about 15V to the VB electrode and the drain electrode 119 related to the structure of 70 shows. 71 shows an electric field on the top surface of the p - substrate 200 (Si surface) and an electric field at the interface between each bottom surface of the n-type impurity regions 121 and 117 and the p - substrate 200 (Depth of transition n / p - substrate).

In 70 und 71 ist gezeigt, dass in einem unterteilten RESURF-Abschnitt ein Maximum des elektrischen Feldes an der Si-Oberfläche ein Maximum E2 fast im Zentrum des p--Substrats 200 ist, und Maxima des elektrischen Feldes in der Tiefe des Übergangs n/p--Substrat ein Maximum E1, das in dem rechten unteren Randabschnitt der n-Dotierungsregion 121 angeordnet ist und ein Maximum E3, das in dem rechten unteren Randabschnitt der n-Dotierungsregion 117 angeordnet ist, sind.In 70 and 71 It is shown that in a divided RESURF section, a maximum of the electric field at the Si surface is a maximum E2 almost in the center of the p - substrate 200 is, and maxima of the electric field in the depth of the transition n / p - substrate a maximum E1, that in the lower right edge portion of the n-type doping region 121 is arranged and a maximum E3, that in the right lower edge portion of the n-type doping region 117 is arranged.

72 zeigt eine Potentialverteilung (Äquipotentiallinien) und eine Stromverteilung beim Anlegen einer Hochspannung zwischen die VB-Elektrode und die Sourceelektrode 114 durch Kurzschließen der Sourceelektrode 114 und der Elektrode 116aa durch das Anlegen einer Spannung von ungefähr 15V an die VB-Elektrode und die Drainelektrode 119 bezogen auf die Struktur von 70. Es ist gezeigt, dass an Positionen, die den Maxima E1 bis E3 entsprechen, die Krümmung der Äquipotentiallinien groß ist und der Abstand zwischen benachbarten Äquipotentiallinien klein ist. 72 shows a potential distribution (equipotential lines) and a current distribution when a high voltage is applied between the VB electrode and the source electrode 114 by shorting the source electrode 114 and the electrode 116AA by applying a voltage of about 15V to the VB electrode and the drain electrode 119 related to the structure of 70 , It is shown that at positions corresponding to the maxima E1 to E3, the curvature of the equipotential lines is large and the distance between adjacent equipotential lines is small.

Es ist eine Aufgabe dieser Erfindung eine Halbleitervorrichtung bereitzustellen mit einer hohen Widerstandsfähigkeit gegenüber einem Latch-Up-Zusammenbruch, der von negativen Schwankungen der hochspannungsseitig schwebenden Offsetspannung VS herrührt. Weiterhin soll die Durchbruchsspannung der Halbleitervorrichtung durch Vermindern der elektrischen Felder an den oben erwähnten Maxima E0 bis E3 vergrößert werden.It An object of this invention is to provide a semiconductor device with a high resistance across from a latch-up collapse that is characterized by negative fluctuations high voltage side floating offset voltage VS. Farther Let the breakdown voltage of the semiconductor device by reducing of the electric fields at the abovementioned maxima E0 to E3 are increased.

Die Aufgabe wird gelöst durch eine Halbleitervorrichtung nach einem der Ansprüche 1, 3, 5, 7 oder 9.The Task is solved by a semiconductor device according to one of claims 1, 3, 5, 7 or 9.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.further developments The invention are specified in the subclaims.

Unter einem ersten Gesichtspunkt dieser Erfindung beinhaltet eine Halbleitervorrichtung zum Treiben einer Schaltvorrichtung welche eine erste Elektrode, eine zweite Elektrode und eine Steuerelektrode enthält: einen ersten Anschluss; einen zweiten Anschluss; ein Halbleitersubstrat eines ersten Leitungstyps; eine erste Dotierungsregion eines zweiten Leitungstyps; eine zweite Dotierungsregion des ersten Leitungstyps; einen ersten Transistor; einen zweiten Transistor; und eine dritte Dotierungsregion des zweiten Leitungstyps. Der erste Anschluss ist mit der ersten Elektrode verbunden. Der zweite Anschluss ist mit der ersten Elektrode über ein kapazitives Element verbunden. Die erste Dotierungsregion ist in einer Hauptoberfläche des Halbleitersubstrats ausgebildet. Die zweite Dotierungsregion ist in einer Hauptoberfläche der ersten Dotierungsregion ausgebildet. Der erste Transistor beinhaltet eine Source/Drain-Region des zweiten Leitungstyps, die in einer Hauptoberfläche der zweiten Dotierungsregion ausgebildet ist und mit dem ersten Anschluss verbunden ist. Der zweite Transistor beinhaltet eine Source/Drain-Region des ersten Leitungstyps, die in der Hauptoberfläche der ersten Dotierungsregion ausgebildet ist und mit dem zweiten Anschluss verbunden ist. Die dritte Dotierungsregion ist in dem Halbleitersubstrat in Kontakt zu einer Bodenfläche der ersten Dotierungsregion ausgebildet.Under A first aspect of this invention includes a semiconductor device for driving a switching device which has a first electrode, a second electrode and a control electrode includes: a first connection; a second port; a semiconductor substrate a first conductivity type; a first doping region of a second Conductivity type; a second doping region of the first conductivity type; a first transistor; a second transistor; and a third Doping region of the second conductivity type. The first connection is connected to the first electrode. The second connection is with the first electrode over a capacitive element connected. The first doping region is in a main surface formed of the semiconductor substrate. The second doping region is in a main surface formed the first doping region. The first transistor includes a source / drain region of the second conductivity type, which in a main surface of the second doping region is formed and with the first terminal connected is. The second transistor includes a source / drain region of the first conductivity type formed in the main surface of the first impurity region is and is connected to the second port. The third doping region is in contact with a bottom surface of the semiconductor substrate formed first doping region.

Die Widerstandsfähigkeit der Halbleitervorrichtung gegen einen Latch-Up-Zusammenbruch kann vergrößert werden.The resistance of the semiconductor device to a latch-up breakdown can be enlarged.

Bei einem zweiten Gesichtspunkt dieser Erfindung beinhaltet eine Halbleitervorrichtung: ein Halbleitersubstrat eines ersten Leitungstyps, eine erste Elektrode, eine zweite Elektrode, eine erste Dotierungsregion des ersten Leitungstyps, eine zweite Dotierungsregion eines zweiten Leitungstyps, eine dritte Dotierungsregion des zweiten Leitungstyps und eine vierte Dotierungsregion des zweiten Leitungstyps. Die erste und die zweite Elektrode sind auf einer Hauptoberfläche des Halbleitersubstrats ausgebildet. Die erste Dotierungsregion ist in der Hauptoberfläche des Halbleitersubstrats ausgebildet und mit der ersten Elektrode verbunden. Die zweite Dotierungsregion ist in der Hauptoberfläche des Halbleitersubstrats ausgebildet und mit der zweiten Elektrode verbunden. Die dritte Dotierungsregion ist in der Hauptoberfläche des Halbleitersubstrats ausgebildet und beinhaltet einen Abschnitt, der zwischen eine Seitenfläche der ersten Dotierungsregion und eine Seitenfläche der zweiten Dotierungsregion gefügt ist. Die vierte Dotierungsregion ist in Kontakt zu einer Bodenfläche der zweiten Dotierungsregion ausgebildet und derart in dem Halbleitersubstrat ausgebildet, dass sie nicht von der Seitenfläche der zweiten Dotierungsregion zu der Seite der ersten Dotierungsregion hin hervorsteht.at In a second aspect of this invention, a semiconductor device includes: a semiconductor substrate of a first conductivity type, a first electrode, a second electrode, a first doping region of the first conductivity type, a second doping region of a second conductivity type, a third one Doping region of the second conductivity type and a fourth doping region of the second conductivity type. The first and second electrodes are on a main surface formed of the semiconductor substrate. The first doping region is in the main surface of the semiconductor substrate and formed with the first electrode connected. The second doping region is in the main surface of the semiconductor substrate formed and connected to the second electrode. The third Doping region is in the main surface of the semiconductor substrate is formed and includes a portion which is between a side surface of first impurity region and a side surface of the second impurity region together is. The fourth doping region is in contact with a bottom surface of second doping region formed and so in the semiconductor substrate formed so that it is not from the side surface of the second doping region protrudes toward the side of the first doping region.

Die Durchbruchsspannung der Halbleitervorrichtung kann vergrößert werden.The Breakdown voltage of the semiconductor device can be increased.

Bei einem dritten Gesichtspunkt dieser Erfindung beinhaltet eine Halbleitervorrichtung: ein Halbleitersubstrat eines ersten Leitungstyps, eine erste Elektrode, eine zweite Elektrode, eine erste Dotierungsregion eines zweiten Leitungstyps, eine zweite Dotierungsregion des zweiten Leitungstyps und eine dritte Dotierungsregion des zweiten Leitungstyps. Die erste und die zweite Elektrode sind auf einer Hauptoberfläche des Halbleitersubstrats ausgebildet. Die erste Dotierungsregion ist in der Hauptoberfläche des Halbleitersubstrats ausgebildet und mit der ersten Elektrode verbunden. Die zweite Dotierungsregion ist in der Hauptoberfläche des Halbleitersubstrats von der ersten Dotierungsregion getrennt ausgebildet, mit der zweiten Elektrode verbunden und weist eine Seitenfläche auf, die einer Seitenfläche der ersten Dotierungsregion gegenüberliegt. Die dritte Dotierungsregion ist in dem Halbleitersubstrat in Kontakt zu einer Bodenfläche der zweiten Dotierungsregion in dem Halbleitersubstrat ausgebildet und weist eine Seitenfläche auf, die nicht in Kontakt zu der Seitenfläche der ersten Dotierungsregion steht.at In a third aspect of this invention, a semiconductor device includes: a semiconductor substrate of a first conductivity type, a first electrode, a second electrode, a first doping region of a second Conductivity type, a second doping region of the second conductivity type and a third doping region of the second conductivity type. The first and the second electrode are on a main surface of the Semiconductor substrate formed. The first doping region is in the main surface of the Semiconductor substrate formed and connected to the first electrode. The second doping region is in the main surface of the Semiconductor substrate formed separately from the first doping region, connected to the second electrode and has a side surface, the one side surface the first doping region is opposite. The third doping region is in contact with a bottom surface of the semiconductor substrate second doping region formed in the semiconductor substrate and has a side surface not in contact with the side surface of the first doping region stands.

Die Durchbruchsspannung der Halbleitervorrichtung kann vergrößert werden.The Breakdown voltage of the semiconductor device can be increased.

Bei einem vierten Gesichtspunkt dieser Erfindung beinhaltet eine Halbleitervorrichtung zum Treiben einer Schaltvorrichtung, welche eine erste Elektrode, eine zweite Elektrode und eine Steuerelektrode enthält: einen ersten Anschluss, einen zweiten Anschluss, eine erste Dotierungsregion eines ersten Leitungstyps, eine zweite Dotierungsregion eines zweiten Leitungstyps, einen ersten Transistor, einen zweiten Transistor und eine dritte Dotierungsregion des ersten Leitungstyps. Der erste Anschluss ist mit der ersten Elektrode verbunden. Der zweite Anschluss ist mit der ersten Elektrode über ein Kapazitätselement verbunden. Die zweite Dotierungsregion ist in einer Hauptoberfläche der ersten Dotierungsregion ausgebildet. Der erste Transistor beinhaltet eine Source/Drain-Region des ersten Leitungstyps, die in einer Hauptoberfläche der zweiten Dotierungsregion ausgebildet ist und mit dem ersten Anschluss verbunden ist. Der zweite Transistor beinhaltet eine Source/Drain-Region des zweiten Leitungstyps, die in der Hauptoberfläche der ersten Dotierungsregion ausgebildet ist und mit dem zweiten Anschluss verbunden ist. Die dritte Dotierungsregion ist in Kontakt zu einer Bodenfläche der ersten Dotierungsregion ausgebildet.at A fourth aspect of this invention includes a semiconductor device for driving a switching device comprising a first electrode, a second electrode and a control electrode includes: a first terminal, a second terminal, a first doping region a first conductivity type, a second doping region of a second Conductivity type, a first transistor, a second transistor and a third doping region of the first conductivity type. The first Connection is connected to the first electrode. The second connection is over with the first electrode a capacity element connected. The second doping region is in a major surface of formed first doping region. The first transistor includes a source / drain region of the first conductivity type, which in a main surface of the second doping region is formed and with the first terminal connected is. The second transistor includes a source / drain region of the second conductivity type, in the main surface of the first doping region is formed and connected to the second terminal. The third doping region is in contact with a bottom surface of formed first doping region.

Die Widerstandsfähigkeit gegenüber einem Latch-Up-Ausfall der Halbleitervorrichtung kann vergrößert werden.The resistance across from Latch-up failure of the semiconductor device can be increased.

Bei einem fünften Gesichtspunkt dieser Erfindung beinhaltet eine Halbleitervorrichtung zum Treiben einer Schaltvorrichtung, welche eine erste Elektrode, eine zweite Elektrode und eine Steuerelektrode aufweist: einen ersten Anschluss, einen zweiten Anschluss, ein Halbleitersubstrat eines ersten Leitungstyps, eine erste Dotierungsregion eines zweiten Leitungstyps, eine zweite Dotierungsregion des ersten Leitungstyps, einen ersten Transistor, einen zweiten Transistor und eine dritte Dotierungsregion des zweiten Leitungstyps. Der erste Anschluss ist mit der ersten Elektrode verbunden. Der zweite Anschluss ist mit der ersten Elektrode über ein Kapazitätselement verbunden. Die erste Dotierungsregion ist in einer Hauptoberfläche des Halbleitersubstrats ausgebildet. Die zweite Dotierungsregion ist in einer Hauptoberfläche der ersten Dotierungsregion ausgebildet. Der erste Transistor beinhaltet eine Source/Drain-Region des zweiten Leitungstyps, die in einer Hauptoberfläche der zweiten Dotierungsregion ausgebildet ist und mit dem ersten Anschluss verbunden ist. Der zweite Transistor beinhaltet eine Source/Drain-Region des ersten Leitungstyps, die in der Hauptoberfläche der ersten Dotierungsregion ausgebildet ist und mit dem zweiten Anschluss verbunden ist. Die dritte Dotierungsregion ist in dem Halbleitersubstrat ausgebildet und beinhaltet zumindest eine Region unterhalb der Source/Drain-Region des ersten Transistors, während sie in Kontakt zu einer Bodenfläche der ersten Dotierungsregion steht und eine erste Dotierungskonzentration aufweist, die höher ist als eine zweite Dotierungskonzentration der ersten Dotierungsregion.In a fifth aspect of this invention, a semiconductor device for driving a switching device including a first electrode, a second electrode, and a control electrode includes: a first terminal, a second terminal, a semiconductor substrate of a first conductivity type, a first doping region of a second conductivity type, a second one Doping region of the first conductivity type, a first transistor, a second transistor and a third doping region of the second conductivity type. The first terminal is connected to the first electrode. The second terminal is connected to the first electrode via a capacitive element. The first impurity region is formed in a main surface of the semiconductor substrate. The second impurity region is formed in a main surface of the first impurity region. The first transistor includes a source / drain region of the second conductivity type formed in a main surface of the second impurity region and connected to the first terminal. The second transistor includes a source / drain region of the first conductivity type formed in the main surface of the first impurity region and connected to the second terminal. The third impurity region is formed in the semiconductor substrate and includes at least a region below the source / drain region of the first transistor while being in contact with a bottom surface of the first impurity region and having a first impurity concentration higher than a second impurity concentration of the first one Doping region.

Die Widerstandsfähigkeit gegenüber einem Latch-Up-Ausfall der Halbleitervorrichtung kann vergrößert werden.The resistance across from Latch-up failure of the semiconductor device can be increased.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnungen. Von den Figuren zeigen:Further Features and Practices of Invention will become apparent from the description of embodiments based on the drawings. From the figures show:

1 eine Querschnittsansicht des Aufbaus eines hochspannungsseitig treibenden Abschnitts bei einer Halbleitervorrichtung gemäß einer ersten Ausführungsform dieser Erfindung, 1 12 is a cross-sectional view of the structure of a high voltage side driving portion in a semiconductor device according to a first embodiment of this invention;

2A und 2B den Aufbau eines CMOS-Teils und eines Dotierungskonzentrationsprofils bei der Halbleitervorrichtung gemäß der ersten Ausführungsform, 2A and 2 B the constitution of a CMOS part and a doping concentration profile in the semiconductor device according to the first embodiment;

3 ein Diagramm der Werte der Ströme, die durch die Elektroden fließen beim Anlegen einer negativen VS-Spannung bei der Halbleitervorrichtung gemäß der ersten Ausführungsform, 3 FIG. 4 is a graph showing the values of the currents flowing through the electrodes when a negative VS voltage is applied to the semiconductor device according to the first embodiment; FIG.

4 die Stromverteilung, wenn die negative VS-Spannung –52V bei der Halbleitervorrichtung gemäß der ersten Ausführungsform ist, 4 the current distribution when the negative VS voltage is -52V in the semiconductor device according to the first embodiment,

5 die Stromverteilung, wenn die negative VS-Spannung –109V bei der Halbleitervorrichtung gemäß der ersten Ausführungsform ist, 5 the current distribution when the negative VS voltage is -109V in the semiconductor device according to the first embodiment,

6 eine Querschnittsansicht des Aufbaus des hochspannungsseitig treibenden Abschnitts bei einer Halbleitervorrichtung gemäß einer Abwandlung der ersten Ausführungsform, 6 12 is a cross-sectional view of the structure of the high-voltage side driving portion in a semiconductor device according to a modification of the first embodiment;

7A und 7B den Aufbau des CMOS-Teils, und ein Dotierungskonzentrationsprofil bei der Halbleitervor richtung gemäß der Abwandlung der ersten Ausführungsform, 7A and 7B the structure of the CMOS part, and a doping concentration profile in the Halbleitervor direction according to the modification of the first embodiment,

8 eine Querschnittsansicht des Aufbaus eines hochspannungsseitig treibenden Abschnitts bei einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform dieser Erfindung, 8th 12 is a cross-sectional view of the structure of a high voltage side driving portion in a semiconductor device according to a second embodiment of this invention;

9A und 9B den Aufbau eines CMOS-Teils und eines Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform, 9A and 9B the constitution of a CMOS part and a doping concentration profile in the semiconductor device according to the second embodiment;

10 ein Diagramm, das die Werte der Ströme, die durch die Elektroden beim Anlegen der negativen VS-Spannung bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform fließen, zeigt, 10 FIG. 12 is a graph showing the values of the currents flowing through the electrodes when the negative VS voltage is applied to the semiconductor device according to the second embodiment; FIG.

11 die Stromverteilung, wenn die negative VS-Spannung –269V bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform beträgt, 11 the current distribution when the negative VS voltage is -269V in the semiconductor device according to the second embodiment,

12 die Stromverteilung, wenn die negative VS-Spannung –730V bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform beträgt, 12 the current distribution when the negative VS voltage is -730V in the semiconductor device according to the second embodiment,

13 eine Querschnittsansicht des Aufbaus eines hochspannungsseitig treibenden Abschnitts bei einer Halbleitervorrichtung gemäß einer dritten Ausführungsform dieser Erfindung, 13 12 is a cross-sectional view of the structure of a high voltage side driving portion in a semiconductor device according to a third embodiment of this invention;

14A und 14B den Aufbau eines CMOS-Teils und ein Dotierungskonzentrationsprofils bei der Halbleitervorrichtung gemäß der dritten Ausführungsform, 14A and 14B the constitution of a CMOS part and a doping concentration profile in the semiconductor device according to the third embodiment;

15 ein Diagramm, das Vergleichsresultate einer Übergangs-Durchbruchsspannung der Halbleiter vorrichtung gemäß der dritten Ausführungsform und einer Übergangs-Durchbruchs-spannung der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt, 15 12 is a diagram showing comparison results of a junction breakdown voltage of the semiconductor device according to the third embodiment and a junction breakdown voltage of the semiconductor device according to the first embodiment;

16 eine Querschnittsansicht des Aufbaus des Diodenteils mit einer hohen Durchbruchsspannung bei einer Halbleitervorrichtung gemäß einer vierten Ausführungsform dieser Erfindung, 16 12 is a cross-sectional view of the structure of the diode portion with a high breakdown voltage in a semiconductor device according to a fourth embodiment of this invention;

17 ein Diagramm, das die Korrelation zwischen der Breite einer vergrabenen n-Schicht und der Durchbruchsspannung bei der Halbleitervorrichtung gemäß der vierten Ausführungsform zeigt, 17 FIG. 12 is a graph showing the correlation between the width of a buried n-layer and the breakdown voltage in the semiconductor device according to the fourth embodiment; FIG.

18A und 18B den Aufbau des Diodenteils mit der hohen Durchbruchsspannung und ein Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der vierten Ausführungsform, 18A and 18B the structure of the diode portion with the high breakdown voltage and a doping concentration profile in the semiconductor device according to the fourth embodiment,

19 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen eine Anode und eine Kathode bei der Halbleitervorrichtung gemäß der vierten Ausführungsform zeigt, 19 12 is a diagram showing the electric fields when a high voltage is applied between an anode and a cathode in the semiconductor device according to the fourth embodiment;

20 die Potentialverteilung und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anode und die Kathode bei der Halbleitervorrichtung gemäß der vierten Ausführungsform, 20 the potential distribution and the current distribution when a high voltage is applied between the anode and the cathode in the semiconductor device according to the fourth embodiment;

21A und 21B den Aufbau des Diodenteils mit der hohen Durchbruchsspannung und ein Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der vierten Ausführungsform, 21A and 21B the structure of the diode portion with the high breakdown voltage and a doping concentration profile in the semiconductor device according to the fourth embodiment,

22 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die Anode und die Kathode bei der Halbleitervorrichtung gemäß der vierten Ausführungsform zeigt, 22 a diagram showing the electric fields when applying a high voltage between the anode and the cathode at the Halbleitervorrich tion according to the fourth embodiment,

23 die Potentialverteilung und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anode und die Kathode bei der Halbleitervorrichtung gemäß der vierten Ausführungsform, 23 the potential distribution and the current distribution when a high voltage is applied between the anode and the cathode in the semiconductor device according to the fourth embodiment;

24 eine Querschnittsansicht des Aufbaus eines Diodenteils mit einer hohen Durchbruchsspannung bei einer Halbleitervorrichtung gemäß einer fünften Ausführungsform dieser Erfindung, 24 12 is a cross-sectional view of the structure of a high breakdown voltage diode part in a semiconductor device according to a fifth embodiment of this invention;

25 ein Diagramm, das die Korrelation zwischen der Breite einer vergrabenen n+-Schicht und der Durchbruchsspannung bei der Halbleitervorrichtung gemäß der fünften Ausführungsform zeigt, 25 FIG. 4 is a graph showing the correlation between the width of a buried n.sup. + layer and the breakdown voltage in the semiconductor device according to the fifth embodiment;

26 ein Diagramm, das die Durchbruchsspannungskurven bei der Halbleitervorrichtung gemäß der fünften Ausführungsform zeigt, 26 FIG. 12 is a graph showing the breakdown voltage curves in the semiconductor device according to the fifth embodiment; FIG.

27A und 27B den Aufbau des Diodenteils mit der hohen Durchbruchsspannung und ein Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der fünften Ausführungsform, 27A and 27B the structure of the diode portion with the high breakdown voltage and a doping concentration profile in the semiconductor device according to the fifth embodiment,

28 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen eine Anode und eine Kathode bei der Halbleitervorrichtung gemäß der fünften Ausführungsform zeigt, 28 12 is a diagram showing the electric fields when a high voltage is applied between an anode and a cathode in the semiconductor device according to the fifth embodiment;

29 die Potentialverteilung und Stromverteilung beim Anlegen einer Hochspannung zwischen die Anode und die Kathode bei der Halbleitervorrichtung gemäß der fünften Ausführungsform, 29 the potential distribution and current distribution when a high voltage is applied between the anode and the cathode in the semiconductor device according to the fifth embodiment;

30A und 30B den Aufbau des Diodenteils mit der hohen Durchbruchsspannung und ein Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der fünften Ausführungsform, 30A and 30B the structure of the diode portion with the high breakdown voltage and a doping concentration profile in the semiconductor device according to the fifth embodiment,

31 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die Anode und die Kathode bei der Halbleitervorrichtung gemäß der fünften Ausführungsform zeigt, 31 12 is a diagram showing the electric fields when a high voltage is applied between the anode and the cathode in the semiconductor device according to the fifth embodiment;

32 die Potentialverteilung und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anode und die Kathode bei der Halbleitervorrichtung gemäß der fünften Ausführungsform, 32 the potential distribution and the current distribution when a high voltage is applied between the anode and the cathode in the semiconductor device according to the fifth embodiment;

33 eine Querschnittsansicht des Aufbaus eines MOS-Teils mit einer hohen Durchbruchsspannung bei einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform dieser Erfindung, 33 12 is a cross-sectional view of the structure of a high breakdown voltage MOS portion in a semiconductor device according to a sixth embodiment of this invention;

34 ein Diagramm, das die Korrelation zwischen der Breite einer vergrabenen n-Schicht und der Durchbruchsspannung bei der Halbleitervorrichtung gemäß der sechsten Ausführungsform zeigt, 34 FIG. 12 is a graph showing the correlation between the width of a buried n-layer and the breakdown voltage in the semiconductor device according to the sixth embodiment; FIG.

35A und 35B den Aufbau des MOS-Teils mit einer hohen Durchbruchsspannung und ein Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der sechsten Ausführungsform, 35A and 35B the structure of the MOS part with a high breakdown voltage and a doping concentration profile in the semiconductor device according to the sixth embodiment,

36 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen VB und eine Source bei der Halbleitervorrichtung gemäß der sechsten Ausführungsform zeigt, 36 12 is a diagram showing the electric fields when a high voltage is applied between VB and a source in the semiconductor device according to the sixth embodiment;

37 die Potentialverteilung und die Stromverteilung beim Anlegen einer Hochspannung zwischen VB und die Source bei der Halbleitervorrichtung gemäß der sechsten Ausführungsform, 37 the potential distribution and the current distribution when a high voltage is applied between VB and the source in the semiconductor device according to the sixth embodiment;

38 eine Querschnittsansicht des Aufbaus des MOS-Teils mit einer hohen Durchbruchsspannung bei einer Halbleitervorrichtung gemäß einer siebten Ausführungsform dieser Erfindung, 38 12 is a cross-sectional view of the structure of the high breakdown voltage MOS portion in a semiconductor device according to a seventh embodiment of this invention;

39 ein Diagramm, das die Korrelation zwischen der Breite einer vergrabenen n+-Schicht und der Durchbruchsspannung bei der Halbleitervorrichtung gemäß der siebten Ausführung zeigt, 39 FIG. 12 is a graph showing the correlation between the width of a buried n + layer and the breakdown voltage in the semiconductor device according to the seventh embodiment; FIG.

40A und 40B den Aufbau des MOS-Teils mit einer hohen Durchbruchsspannung und ein Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der siebten Ausführungsform, 40A and 40B the structure of the MOS part with a high breakdown voltage and a doping concentration profile in the semiconductor device according to the seventh embodiment,

41 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen VB und einer Source bei der Halbleitervorrichtung gemäß der siebten Ausführungsform zeigt, 41 FIG. 15 is a diagram showing the electric fields when a high voltage is applied between VB and a source in the semiconductor device according to the seventh embodiment; FIG.

42 die Potentialverteilung und die Stromverteilung beim Anlegen einer Hochspannung zwischen VB und der Source bei der Halbleitervorrichtung gemäß der siebten Ausführungsform, 42 the potential distribution and the current distribution when a high voltage is applied between VB and the source in the semiconductor device according to the seventh embodiment;

43 eine Querschnittsansicht des Aufbaus eines niederspannungsseitig treibenden Abschnitts bei einer Halbleitervorrichtung gemäß einer achten Ausführungsform dieser Erfindung, 43 12 is a cross-sectional view of the structure of a low-voltage side driving portion in a semiconductor device according to an eighth embodiment of this invention;

44 eine Querschnittsansicht des Aufbaus eines CMOS-Teils bei einer Halbleitervorrichtung gemäß einer neunten Ausführungsform dieser Erfindung, 44 FIG. 12 is a cross-sectional view of the structure of a CMOS part in a semiconductor device according to a ninth embodiment of this invention; FIG.

45 ein Diagramm, dass die Korrelation zwischen der Breite einer vergrabenen n+-Schicht und die Betriebsaufnahmespannung eines parasitären Thyristors bei der Halbleitervorrichtung gemäß einer neunten Ausführungsform zeigt, 45 FIG. 12 is a graph showing the correlation between the width of a buried n + layer and the operating pickup voltage of a parasitic thyristor in the semiconductor device according to a ninth embodiment; FIG.

46 ein Diagramm, das die Werte der Ströme, die beim Anlegen der negativen VS-Spannung bei der Halbleitervorrichtung gemäß der neunten Ausführungsform durch die Elektroden fließen, zeigt, 46 a diagram showing the values of the currents that are applied when applying the negative VS span When the semiconductor device according to the ninth embodiment flows through the electrodes, FIG.

47 die Stromverteilung, wenn die negative VS-Spannung –140V bei der Halbleitervorrichtung gemäß der neunten Ausführungsform beträgt, 47 the current distribution when the negative VS voltage is -140V in the semiconductor device according to the ninth embodiment,

48 die Stromverteilung, wenn die negative VS-Spannung –150V bei der Halbleitervorrichtung gemäß der neunten Ausführungsform beträgt, 48 the current distribution when the negative VS voltage is -150V in the semiconductor device according to the ninth embodiment,

49 bis 51 Querschnittsansichten des Aufbaus des CMOS-Teils bei der Halbleitervorrichtung gemäß der neunten Ausführungsform, 49 to 51 Cross sectional views of the structure of the CMOS part in the semiconductor device according to the ninth embodiment,

52 ein Diagramm, das die Werte der Ströme zeigt, die beim Anlegen der negativen VS-Spannung bei der Halbleitervorrichtung gemäß der neunten Ausführungsform durch die Elektroden fließen, 52 12 is a graph showing the values of the currents flowing through the electrodes when the negative VS voltage is applied to the semiconductor device according to the ninth embodiment;

53 die Stromverteilung, wenn die negative VS-Spannung –17V bei der Halbleitervorrichtung gemäß der neunten Ausführungsform beträgt, 53 the current distribution when the negative VS voltage is -17V in the semiconductor device according to the ninth embodiment,

54 die Stromverteilung, wenn die negative VS-Spannung bei der Halbleitervorrichtung gemäß der neunten Ausführungsform –40V beträgt, 54 the current distribution when the negative VS voltage in the semiconductor device according to the ninth embodiment is -40V,

55 ein Blockdiagramm, das in schematischer Weise eine Konfiguration einer Leistungsvorrichtung und einer Leistungsvorrichtungs-Treibervorrichtung zeigt, 55 FIG. 12 is a block diagram schematically showing a configuration of a power device and a power device driving device. FIG.

56 einen Schaltplan einer Konfiguration eines Hauptteils in einem hochspannungsseitig treibenden Abschnitt, 56 a circuit diagram of a configuration of a main part in a high voltage side driving section,

57 eine Draufsicht, die in schematischer Weise das Layout des hochspannungsseitig treibenden Abschnitts zeigt, 57 FIG. 12 is a plan view schematically showing the layout of the high voltage side driving section; FIG.

58 und 59 Querschnittsansichten des Aufbaus des hochspannungsseitig treibenden Abschnitts bei einer bekannten Halbleitervorrichtung, 58 and 59 Cross sectional views of the structure of the high-voltage side driving portion in a conventional semiconductor device,

60 eine Querschnittsansicht des Aufbaus eines CMOS-Teils bei der bekannten Halbleitervorrichtung, 60 12 is a cross-sectional view of the structure of a CMOS part in the conventional semiconductor device;

61A und 61B den Aufbau des CMOS-Teils und eines Dotierungskonzentrationsprofils bei der bekannten Halbleitervorrichtung, 61A and 61B the structure of the CMOS part and a doping concentration profile in the conventional semiconductor device,

62 ein Diagramm, das die Werte der Ströme zeigt, die durch die Elektroden beim Anlegen der negativen VS-Spannung bei der bekannten Halbleitervorrichtung fließen, 62 FIG. 12 is a graph showing the values of the currents flowing through the electrodes when the negative VS voltage is applied to the conventional semiconductor device; FIG.

63 die Stromverteilung, wenn die negative VS-Spannung bei der bekannten Halbleitervorrichtung –17V beträgt, 63 the current distribution when the negative VS voltage is -17V in the conventional semiconductor device,

64 die Stromverteilung, wenn die negative VS-Spannung bei der bekannten Halbleitervorrichtung –43V beträgt, 64 the current distribution when the negative VS voltage is -43V in the conventional semiconductor device,

65 eine Querschnittsansicht des Aufbaus eines MOS-Teils mit einer hohen Durchbruchsspannung bei der bekannten Halbleitervorrichtung, 65 12 is a cross-sectional view of the structure of a high breakdown voltage MOS part in the conventional semiconductor device;

66 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen einer Drain und einer Source bei der bekannten Halbleitervorrichtung zeigt, 66 FIG. 3 is a diagram showing the electric fields when a high voltage is applied between a drain and a source in the conventional semiconductor device. FIG.

67 eine Querschnittsansicht des Aufbaus eines Diodenteils mit einer Durchbruchsspannung bei der bekannten Halbleitervorrichtung, 67 12 is a cross-sectional view showing the structure of a diode part having a breakdown voltage in the conventional semiconductor device;

68 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen einer Anode und einer Kathode bei der bekannten Halbleitervorrichtung zeigt, 68 FIG. 4 is a diagram showing electric fields when a high voltage is applied between an anode and a cathode in the conventional semiconductor device; FIG.

69 die Potentialverteilung und die Stromverteilung beim Anlegen einer Hochspannung zwischen der Anode und der Kathode bei der bekannten Halbleitervorrichtung, 69 the potential distribution and the current distribution when a high voltage is applied between the anode and the cathode in the conventional semiconductor device,

70 eine Querschnittsansicht des Aufbaus des MOS-Teils mit der hohen Durchbruchsspannung bei der bekannten Halbleitervorrichtung, 70 12 is a cross-sectional view of the structure of the high breakdown voltage MOS portion in the conventional semiconductor device;

71 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen VB und der Source bei der bekannten Halbleitervorrichtung zeigt, und 71 a diagram showing the electric fields when applying a high voltage between VB and the source in the known semiconductor device, and

72 die Potentialverteilung und Stromverteilung beim Anlegen einer Hochspannung zwischen VB und der Source bei der bekannten Halbleitervorrichtung. 72 the potential distribution and current distribution when applying a high voltage between VB and the source in the conventional semiconductor device.

Eine schematische Konfiguration einer Leistungsvorrichtung und einer Leistungsvorrichtungs-Treibervorrichtung gemäß dieser Erfindung ist gleich der in 55 gezeigten. Eine Konfiguration eines Hauptteils bei dem hochspannungsseitig treibenden Abschnitt 101 gemäß dieser Erfindung ist die gleiche wie die in 56 gezeigte. Das schematische Layout des hochspannungsseitig treibenden Abschnitt 101 gemäß dieser Erfindung ist das gleiche wie das in 57 gezeigte.A schematic configuration of a power device and a power device driving device according to this invention is the same as in FIG 55 . shown A configuration of a main part in the high-voltage side driving section 101 according to this invention is the same as that in 56 . shown The schematic layout of the high voltage side driving section 101 according to this invention is the same as that in 57 . shown

Bezugnehmend auf 55 führen die N-Kanal-Bipolartransistoren mit isoliertem Gate (hier im folgenden als "IGBT" bezeichnet) 51 und 52, die Leistungs-Schaltvorrichtungen sind, das Umschalten einer Hochspannung HV, die eine Hauptspannungsversorgung ist, durch. Mit dem Knoten N30 ist eine Last verbunden. Die Freilaufdioden D1 und D2 schützen die IGBTs 51 und 52 gegen eine gegenelektromotorische Spannung von der mit dem Knoten N30 verbundenen Last.Referring to 55 lead the N-channel insulated gate bipolar transistors (hereinafter referred to as "IGBT") 51 and 52 , which are power switching devices, switching ei ner high voltage HV, which is a main power supply through. A load is connected to node N30. The freewheeling diodes D1 and D2 protect the IGBTs 51 and 52 against back electromotive voltage from the load connected to node N30.

Eine Leistungsvorrichtungs-Treibervorrichtung 100 treibt die IGBTs 51 und 52 und arbeitet entsprechend eines hochspannungsseitigen Steuereingangs HIN, der den IGBT 51 steuert und eines niederspannungsseitigen Steuereingangs LIN, der den IGBT 52 steuert. Die Leistungsvorrichtungs-Treibervorrichtung 100 beinhaltet den hochspannungsseitigen Treiberabschnitt 101, der den IGBT 51 treibt, einen niederspannungsseitigen Treiberabschnitt 102, der den IGBT 52 treibt und einen Steuereingangs-Verarbeitungsabschnitt 103.A power device driver device 100 drives the IGBTs 51 and 52 and operates according to a high-voltage side control input HIN, which the IGBT 51 controls and a low-voltage side control input LIN, the IGBT 52 controls. The power device driver device 100 includes the high voltage side driver section 101 who is the IGBT 51 drives, a low-voltage side driver section 102 who is the IGBT 52 drives and a control input processing section 103 ,

Wenn die IGBTs 51 und 52 gleichzeitig in den AN-Zustand eintreten tritt beispielsweise eine unerwünschte Situation auf, in der ein Durchflussstrom durch die IGBTs 51 und 52 fließt und somit einen Stromfluss durch die Last verhindert. Zur Verhinde rung des Auftretens einer derartigen Situation wirkt der Steuereingangs-Prozessierungsabschnitt 103 auf den hochspannungsseitigen Treiberabschnitt 101 und den niederspannungsseitigen Treiberabschnitt 102 basierend auf den Steuereingängen HIN und LIN ein.If the IGBTs 51 and 52 At the same time entering the ON state, for example, an undesirable situation occurs in which a flow through the IGBTs 51 and 52 flows and thus prevents a flow of current through the load. To prevent the occurrence of such a situation, the control input processing section operates 103 on the high voltage side driver section 101 and the low-voltage side driver section 102 based on the control inputs HIN and LIN.

Die Leistungsvorrichtungs-Treibervorrichtung 100 beinhaltet ebenfalls einen mit einer Emitterelektrode des IGBT 51 verbundenen VS-Anschluss, einen mit der Emitterelektrode des IGBT 51 über einen Kondensator C1 verbundenen VB-Anschluss, einen mit einer Steuerelektrode des IGBT 51 verbundenen HO-Anschluss, einen mit einer Emitterelektrode des IGBT 52 verbundenen COM-Anschluss, einen mit der Emitterelektrode des IGBT 52 über einen Kondensator C2 verbundenen VCC-Anschluss, einen mit einer Steuerelektrode des IGBT 52 verbundenen LO-Anschluss und einen GND-Anschluss. VS ist eine hochspannungsseitig schwebende Offsetspannung, die ein Standardpotential des hochspannungsseitig treibenden Abschnitts 101 ist. VB ist eine hochspannungsseitig schwebende Versorgungs-Absolutspannung, die eine Versorgungsspannung des hochspannungsseitig treibenden Abschnitts 101 ist und von einer nicht gezeigten hochspannungsseitig schwebenden Spannungsversorgung zugeführt wird. HO ist ein hochspannungsseitiges Treibersignal, das von dem hochspannungsseitigen Treiberabschnitt 101 ausgegeben wird. COM ist eine gemeinsame Masse. VCC ist eine niederspannungsseitige feste Versorgungsspannung, das heißt eine Spannungsversorgung des niederspannungsseitigen Treiberabschnitts 102 und wird von einer nicht gezeigten niederspannungsseitigen festen Spannungsversorgung zugeführt. LO ist ein niederspannungsseitiges Treibersignal, das von dem niederspannungsseitig treibenden Abschnitt 102 ausgegeben wird. GND ist ein Massepotential.The power device driver device 100 also includes one with an emitter electrode of the IGBT 51 connected VS terminal, one with the emitter electrode of the IGBT 51 via a capacitor C1 connected VB connection, one with a control electrode of the IGBT 51 connected HO terminal, one with an emitter electrode of the IGBT 52 connected COM port, one with the emitter electrode of the IGBT 52 a VCC connection connected via a capacitor C2, one with a control electrode of the IGBT 52 connected LO port and a GND port. VS is a high voltage side floating offset voltage, which is a standard potential of the high voltage side driving section 101 is. VB is a high voltage side floating supply absolute voltage, which is a supply voltage of the high voltage side driving section 101 is and is supplied from a not shown high-voltage side floating power supply. HO is a high voltage side drive signal supplied from the high voltage side driver section 101 is issued. COM is a common crowd. VCC is a low-voltage side fixed supply voltage, that is, a voltage supply of the low-voltage side driver section 102 and is supplied from a low voltage side fixed power supply, not shown. LO is a low-voltage side drive signal supplied from the low-voltage side driving section 102 is issued. GND is a ground potential.

Die Kondensatoren C1 und C2 sind vorgesehen zu bewirken, dass die dem hochspannungsseitig treibenden Abschnitt 101 und dem niederspannungsseitig treibenden Abschnitt 102 zugeführten Versorgungsspannungen den mit dem Betrieb der Leistungsvorrichtung verbundenen Potentialschwankungen folgen.The capacitors C1 and C2 are provided to cause the high voltage side driving portion 101 and the low-voltage side driving section 102 supplied supply voltages follow the potential fluctuations associated with the operation of the power device.

Mit einer derartigen oben beschriebenen Konfiguration führt die Leistungsvorrichtung basierend auf den Steuereingängen HIN und LIN ein Umschalten der Hauptspannungsversorgung durch.With such a configuration described above leads the Power device based on the control inputs HIN and LIN a switching of the main power supply through.

Der hochspannungsseitige Treiberabschnitt 101, der bezüglich des Massepotentials GND der Schaltung in einem Zustand des schwebenden Potentials ist, hat eine Pegelschieberschaltung zum Übertragen eines Treibersignals an eine hochspannungsseitige Schaltung.The high-voltage side driver section 101 which is in a state of floating potential with respect to the ground potential GND of the circuit, has a level shift circuit for transmitting a drive signal to a high voltage side circuit.

Bezugnehmend auf 56 wirkt der MOS 11 mit hoher Durchbruchsspannung, der ein Schaltelement ist, als die oben erwähnte Pegelschiebeschaltung. Die CMOS-Schaltung (hier im folgenden als "CMOS" bezeichnet) 12 ist ein Schaltelement zum Ausgeben eines hochspannungsseitigen Treibersignals, das sich aus dem pMOSFET und dem nMOSFET zusammensetzt und das hochspannungsseitige Treibersignal HO ausgibt. Ein Pegelschiebewiderstand 13 stellt ein Gatepotential des CMOS 12 ein und wirkt als ein Pull-Up-Widerstand (Hochziehwiderstand). Eine Steuerlogikschaltung 90 setzt sich aus einem Widerstand, einem Inverter, einem Interlock (Verriegelung) und so weiter zusammen.Referring to 56 the MOS works 11 high breakdown voltage, which is a switching element, as the above-mentioned level shift circuit. The CMOS circuit (hereinafter referred to as "CMOS") 12 is a switching element for outputting a high voltage side drive signal composed of the pMOSFET and the nMOSFET and outputting the high voltage side drive signal HO. A level shift resistance 13 represents a gate potential of the CMOS 12 and acts as a pull-up resistor. A control logic circuit 90 is composed of a resistor, an inverter, an interlock, and so on.

Der MOS 11 mit hoher Durchbruchsspannung führt entsprechend dem hochspannungsseitigen Steuereingang HIN ein Umschalten des CMOS 12 durch. Der CMOS 12 führt ein Umschalten einer Spannung zwischen der hochspannungsseitig schwebenden Versorgungs-Absolutspannung VB und der hochspannungsseitig schwebenden Offsetspannung VS durch zum Ausgeben eines Treibersignals an den hochspannungsseitigen Treibersignalausgang HO, wodurch das hochspannungsseitige Schaltelement (IGBT 51) der extern angeschlossenen Leistungsvorrichtung getrieben wird.The MOS 11 with high breakdown voltage leads according to the high-voltage side control input HIN a switching of the CMOS 12 by. The CMOS 12 performs switching of a voltage between the high voltage side floating supply absolute voltage VB and the high voltage side floating offset voltage VS by outputting a drive signal to the high voltage side drive signal output HO, whereby the high voltage side switching element (IGBT 51 ) of the externally connected power device.

In der folgenden Beschreibung werden der CMOS 12 und der Pegelschiebewiderstand 13 zusammen als "hochspannungsseitige Treiberschaltung" bezeichnet.In the following description will be the CMOS 12 and the level shift resistance 13 together referred to as "high voltage side driver circuit".

Bezugnehmend auf 57 wird die aus dem CMOS 12 und dem Pegelschiebewiderstand 13 bestehende hochspannungsseitige Treiberschaltung in 56 in einer Region R1 ausgebildet, die als Hochspannungsinsel bezeichnet wird. Der MOS 11 mit hoher Durchbruchsspannung in 56 ist in einer Region R2 ausgebildet. Die Regionen R1 und R2 werden abgeschirmt, indem ihre entsprechenden äußeren Ränder mit Aluminiumleitungen 16 und 17 umgeben werden, die auf dem Massepotential GND liegen.Referring to 57 will be out of the CMOS 12 and the level shift resistance 13 existing high-voltage side driver circuit in 56 formed in a region R1, which is referred to as a high voltage island. The MOS 11 with high breakdown voltage in 56 is formed in a region R2. The regions R1 and R2 are shielded by their corresponding outer edges with aluminum leads 16 and 17 are surrounded, which are at the ground potential GND.

Ausführungsformen der Halbleitervorrichtung gemäß dieser Erfindung werden im Detail beschrieben.embodiments the semiconductor device according to this Invention will be described in detail.

Erste AusführungsformFirst embodiment

1 ist eine Querschnittsansicht des hochspannungsseitig treibenden Abschnitts 101 gemäß einer ersten Ausführungsform dieser Erfindung entlang der Linie B-B in 57. Wie gezeigt sind in der Deckfläche des p--Substrats 200 eine p+-Trennung 201, die n--Dotierungsregion 110 und die n-Dotierungsregionen 117 und 121 ausgebildet. In der Deckfläche der n-Dotierungsregion 121 ist die p-Wanne 131 ausgebildet. Die p+-Isolation 201 reicht zu dem p--Substrat 200 mit dem niedrigsten Potential (GND-Potential oder COM-Potential) in der Schaltung. Die p-Wanne 111 ist unter der n+-Sourceregion 112 des MOS 11 mit hoher Durchbruchsspannung derart ausgebildet, dass sie über einen Gateisolationsfilm 115a zu dem Boden der Gateelektrode 116a reicht zum Bilden einer Kanalregion des MOS 11 mit hoher Durchbruchsspannung. In der Deckfläche der p-Wanne 111 sind eine p+-Dotierungsregion 113 und die n+-Sourceregion 112 in Kontakt zu der Sourceelektrode 114 ausgebildet. In der Deckfläche der n-Dotierungsregion 117 ist die n+-Drainregion 118 in Kontakt zu der Drainelektrode 119 des MOS 11 mit der hohen Durchbruchsspannung ausgebildet. 1 is a cross-sectional view of the high voltage side driving section 101 according to a first embodiment of this invention along the line BB in FIG 57 , As shown, in the top surface of the p - substrate 200 a p + separation 201 , the n - doping region 110 and the n-type dopant regions 117 and 121 educated. In the top surface of the n-type doping region 121 is the p-tub 131 educated. The p + isolation 201 reaches to the p - substrate 200 with the lowest potential (GND potential or COM potential) in the circuit. The p-tub 111 is under the n + source region 112 of the MOS 11 high breakdown voltage is formed so as to have a gate insulating film 115a to the bottom of the gate electrode 116a is enough to form a channel region of the MOS 11 with high breakdown voltage. In the top surface of the p-tub 111 are a p + -doping region 113 and the n + source region 112 in contact with the source electrode 114 educated. In the top surface of the n-type doping region 117 is the n + drain region 118 in contact with the drain electrode 119 of the MOS 11 formed with the high breakdown voltage.

Die Drainelektrode 119 des MOS 11 mit hoher Durchbruchsspannung ist mit den Gateelektroden 125 und 136 des pMOSFET bzw. des nMOSFET, die den CMOS 12 bilden, verbunden und ebenfalls mit der Sourceelektrode 128 des pMOSFET und dem VB-Anschluss über den Pegelschiebewiderstand 13 verbunden.The drain electrode 119 of the MOS 11 with high breakdown voltage is with the gate electrodes 125 and 136 of the pMOSFET and the nMOSFET, respectively, the CMOS 12 form, connected and also with the source electrode 128 of the pMOSFET and the VB terminal via the level shift resistor 13 connected.

In der Deckfläche der n-Dotierungsregion 121, in der der CMOS 12 ausgebildet ist, sind eine p+-Sourceregion 126 und eine n+-Dotierungsregion 127 in Kontakt zu der Sourceelektrode 128 des pMOSFET ausgebildet und eine p+-Drainregion 122 ist in Kontakt zu einer Drainelektrode 123 ausgebildet. Die Drainelektrode 123 ist mit dem HO-Anschluss verbunden. Auf der Deckfläche der n-Dotierungsregion 121 ist über einen Gateisolationsfilm 124 die Gateelektrode 125 des pMOSFET ausgebildet.In the top surface of the n-type doping region 121 in which the CMOS 12 is formed are a p + source region 126 and an n + -type region 127 in contact with the source electrode 128 formed of the pMOSFET and a p + drain region 122 is in contact with a drain electrode 123 educated. The drain electrode 123 is connected to the HO port. On the top surface of the n-type doping region 121 is over a gate insulation film 124 the gate electrode 125 formed of the pMOSFET.

In der Deckfläche der p-Wanne 131, in der der nMOSFET ausgebildet ist, ist eine n+-Drainregion 137 in Kontakt zu einer Drainelektrode 138 des nMOSFET ausgebildet und eine n+-Sourceregion 133 und eine p+-Dotierungsregion 132 sind in Kontakt zu einer Sourceelektrode 134 ausgebildet. Die Sourceelektrode 134 ist mit dem VS-Anschluss verbunden und die Drainelektrode 138 ist mit dem HO-Anschluss verbunden. Auf der Deckfläche der p-Wanne 131 ist über einen Gateisolationsfilm 135 die Gateelektrode 136 des nMOSFET ausgebildet.In the top surface of the p-tub 131 in which the nMOSFET is formed is an n + drain region 137 in contact with a drain electrode 138 of the nMOSFET and an n + source region 133 and a p + -type region 132 are in contact with a source electrode 134 educated. The source electrode 134 is connected to the VS terminal and the drain electrode 138 is connected to the HO port. On the top surface of the p-tub 131 is over a gate insulation film 135 the gate electrode 136 formed of nMOSFET.

In dem p--Substrat 200 ist eine n+-Dotierungsregion (hier im folgenden als "vergrabene n+-Schicht" bezeichnet) 20 mit einer Dotierungskonzentration ausgebildet, die höher ist als jene der n-Dotierungsregion 121. Die vergrabene n+-Schicht 20 ist in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in einer größeren Tiefe als die n-Dotierungsregion 121 ausgebildet. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n+-Schicht 20 in der Größenordnung von 1017cm-3.In the p - substrate 200 is an n + doping region (hereinafter referred to as "buried n + layer") 20 with a doping concentration higher than that of the n-type doping region 121 , The buried n + layer 20 is in contact with the bottom surface of the n-type impurity region 121 at a greater depth than the n-type doping region 121 educated. For example, the maximum value of the doping concentration is the buried n + layer 20 in the order of 10 17 cm -3 .

2A zeigt einen vereinfachten Aufbau des CMOS-Teils gemäß der ersten Ausführungsform, entsprechend 61A bei der bekannten Halbleitervorrichtung. Aus Gründen der Handhabung sind die Positionen des nMOSFET und des pMOSFET in 1 in der 2A vertauscht. Eine pMOS-Rückgateelektrode (pBG) in 2A entspricht der Sourceelektrode 128 in 1. 2B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n+-Dotierungsregion 127 in die Tiefenrichtung des p--Substrats 200 bezogen auf eine Position, an der in 2A die pMOS-Rückgateelektrode ausgebildet ist. Bei einem Vergleich von 2B und 61B wird deutlich, dass in der Region, in der die vergrabene n+-Schicht in 2B ausgebildet ist, die n-Dotierungskonzentration höher ist als in der Region, in der die n-Dotierungsregion 121 in 61B ausgebildet ist, und die n-Dotierung in eine größere Tiefe des p--Substrats 200 eingebracht wird, wenn die vergrabene n+-Schicht 20 ausgebildet wird. 2A shows a simplified structure of the CMOS part according to the first embodiment, according to 61A in the known semiconductor device. For reasons of handling, the positions of the nMOSFET and the pMOSFET are in 1 in the 2A reversed. A pMOS back gate electrode (pBG) in 2A corresponds to the source electrode 128 in 1 , 2 B shows a doping concentration profile from the top surface of the n + -type doping region 127 in the depth direction of the p - substrate 200 in relation to a position at which 2A the pMOS backgate electrode is formed. In a comparison of 2 B and 61B becomes clear that in the region where the buried n + layer in 2 B is formed, the n-type doping concentration is higher than in the region in which the n-type doping region 121 in 61B is formed, and the n-type doping into a greater depth of the p - substrate 200 is introduced when the buried n + layer 20 is trained.

Bei der Halbleitervorrichtung gemäß der ersten Ausführungsform ist die vergrabene n+-Schicht 20 in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 ausgebildet. Folglich ist der Basiswiderstand eines parasitären p-n-p-Bipolartransistors, der aus einer p-n-p-Struktur resultiert, die sich aus dem p--Substrat 200, der n-Dotierungsregion 121, der vergrabenen n+-Schicht 20 und der p-Wanne 131 zusammensetzt, geringer als bei der bekannten Halbleitervorrichtung (siehe 58), bei der die vergrabene n+-Schicht 20 nicht ausgebildet ist. Somit wird der Betrieb des parasitären p-n-p-Bipolartransistors sogar in dem Fall von negativen Schwankungen der hochspannungsseitig schwebenden Offsetspannung VS während des Regenerierungszeitraums unterdrückt. Dies erlaubt gegenüber der bekannten Halbleitervorrichtung ein Anwachsen des Absolutwerts der Betriebsaufnahmespannung eines parasitären Thyristors, der aus einer p-n-p-n-Struktur resultiert, die sich aus dem p--Substrat 200, der n-Dotierungsregion 121, der vergrabenen n+-Schicht 20, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt, was wiederum ein Anwachsen der Widerstandsfähigkeit des CMOS 12 gegenüber einem Latch-Up-Ausfall erlaubt.In the semiconductor device according to the first embodiment, the buried n + layer is 20 in contact with the bottom surface of the n-type impurity region 121 educated. Consequently, the base resistance of a parasitic pnp bipolar transistor resulting from a pnp structure resulting from the p - substrate 200 , the n-doping region 121 , the buried n + layer 20 and the p-tub 131 lower than in the conventional semiconductor device (see 58 ), at which the buried n + layer 20 is not formed. Thus, the operation of the parasitic pnp bipolar transistor is suppressed even in the case of negative fluctuations of the high-voltage side floating offset voltage VS during the regeneration period. This allows an increase in the absolute value of the operating pick-up voltage of a parasitic over the known semiconductor device Thyristor resulting from a pnpn structure resulting from the p - substrate 200 , the n-doping region 121 , the buried n + layer 20 , the p-tub 131 and the n + source region 133 which, in turn, increases CMOS resilience 12 allowed against a latch-up failure.

Dieser Effekt wird im Detail beschrieben. Der vereinfachte Aufbau des CMOS-Teils bei der bekannten Halbleitervorrichtung, die in 60 gezeigt ist, bei der zusätzlich unter der n-Dotierungsregion 121 die vergrabene n+-Schicht 20 ausgebildet ist, ist der Aufbau der Halbleitervorrichtung gemäß der ersten Ausführungsform. 3 ist ein Diagramm, das den Wert des durch die Bulk-Elektrode, die pMOS-Sourceelektrode und die nMOS-Sourceelektrode fließenden Stroms zeigt beim Anlegen der negativen VS-Spannung an die VS-Elektrode bezogen auf die Struktur von 60, bei der zusätzlich die vergrabene n+-Schicht 20 ausgebildet ist. In 3 ist gezeigt, dass der durch die nMOS-Sourceelektrode fließende Strom nahezu gleich dem durch die pMOS-Sourceelektrode fließenden Strom wird, wenn die negative VS-Spannung ungefähr –80V ist.This effect will be described in detail. The simplified structure of the CMOS part in the conventional semiconductor device disclosed in 60 in addition to the n-type doping region 121 the buried n + layer 20 is formed, the structure of the semiconductor device according to the first embodiment. 3 FIG. 15 is a graph showing the value of the current flowing through the bulk electrode, the pMOS source electrode, and the nMOS source electrode when the negative VS voltage is applied to the VS electrode with respect to the structure of FIG 60 , in addition to the buried n + layer 20 is trained. In 3 It is shown that the current flowing through the nMOS source electrode becomes nearly equal to the current flowing through the pMOS source electrode when the negative VS voltage is approximately -80V.

4 zeigt die Stromverteilung, wenn die negative VS-Spannung in 3 –52V ist. Es ist gezeigt, dass der Strom nicht durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung –52V ist, und nicht den Betrieb des obigen parasitären Thyristors verursacht, der aus einer p-n-p-n-Struktur resultiert, die sich aus dem p--Substrat 200, der n-Dotierungsregion 121 der vergrabenen n+-Schicht 20, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt. 4 shows the current distribution when the negative VS voltage in 3 -52V is. It is shown that the current does not flow through the nMOS source electrode when the negative VS voltage is -52V and does not cause the operation of the above parasitic thyristor resulting from a pnpn structure resulting from the p - - substratum 200 , the n-doping region 121 the buried n + layer 20 , the p-tub 131 and the n + source region 133 composed.

5 zeigt die Stromverteilung, wenn die negative VS-Spannung in 3 –109V ist. Es ist gezeigt, dass durch die nMOS-Sourceelektrode ein Strom fließt, wenn die negative VS-Spannung –109V ist, was den Betrieb des obigen parasitären Thyristors verursacht. 5 shows the current distribution when the negative VS voltage in 3 Is -109V. It is shown that current flows through the nMOS source when the negative VS voltage is -109V, causing the above parasitic thyristor to operate.

Während bei der bekannten Halbleitervorrichtung (siehe 64) der parasitäre Thyristor arbeitet, wenn die negative VS-Spannung –40V ist, arbeitet bei der Halbleitervorrichtung gemäß der ersten Ausführungsform (siehe 4) der parasitäre Thyristor sogar dann nicht, wenn die negative VS-Spannung –52V beträgt. Es ist deshalb gezeigt, dass bei der Halbleitervorrichtung gemäß der ersten Ausführungsform der Absolutwert der Betriebsaufnahmespannung des parasitären Thyristors der bekannten Halbleitervorrichtung erhöht ist.While in the known semiconductor device (see 64 ), the parasitic thyristor operates when the negative VS voltage is -40V, works in the semiconductor device according to the first embodiment (see FIG 4 ) the parasitic thyristor does not even if the negative VS voltage is -52V. It is therefore shown that, in the semiconductor device according to the first embodiment, the absolute value of the operation receiving voltage of the parasitic thyristor of the conventional semiconductor device is increased.

6 ist eine Querschnittsansicht des Aufbaus des hochspannungsseitig treibenden Abschnitts 101 gemäß einer Abwandlung der ersten Ausführungsform dieser Erfindung, entsprechend 1. Anstelle der vergrabenen n+-Schicht 20 in 1 ist eine n-Dotierungsregion (hier im folgenden als "vergrabene n-Schicht" bezeichnet) 21 mit einer Dotierungskonzentration, die niedriger ist als jene der vergrabenen n+-Schicht 20, ausgebildet. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n-Schicht 21 in der Größenordnung von 1015cm-3. Wie bei der vergrabenen n+-Schicht 20 ist die vergrabene n-Schicht 21 in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in dem p--Substrat 200 ausgebildet. 6 is a cross-sectional view of the structure of the high voltage side driving portion 101 according to a modification of the first embodiment of this invention, accordingly 1 , Instead of the buried n + layer 20 in 1 is an n-type impurity region (hereinafter referred to as "buried n-type layer") 21 with a doping concentration lower than that of the buried n + layer 20 , educated. For example, the maximum value of the doping concentration of the buried n-layer is 21 in the order of 10 15 cm -3 . As with the buried n + layer 20 is the buried n-layer 21 in contact with the bottom surface of the n-type impurity region 121 in the p - substrate 200 educated.

7A zeigt einen vereinfachten Aufbau des CMOS-Teils gemäß der Abwandlung der ersten Ausführungsform, entsprechend 2A. 7B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n+-Dotierungsregion 127 in die Tiefenrichtung des p--Substrats 200 bezogen auf eine Position, an der in 7A die pMOS-Rückgateelektrode ausgebildet ist, entsprechend 2B. Ein Vergleich von 7B und 61B zeigt, dass die n-Dotierung in eine größere Tiefe in das p--Substrat 200 eingebracht ist, wenn die vergrabene n-Schicht 21 ausgebildet ist. 7A shows a simplified structure of the CMOS part according to the modification of the first embodiment, according to 2A , 7B shows a doping concentration profile from the top surface of the n + -type doping region 127 in the depth direction of the p - substrate 200 in relation to a position at which 7A the pMOS backgate electrode is formed, accordingly 2 B , A comparison of 7B and 61B shows that the n-type doping into a greater depth in the p - substrate 200 is introduced when the buried n-layer 21 is trained.

Bei der Halbleitervorrichtung gemäß der Abwandlung der ersten Ausführungsform ist die vergrabene n-Schicht 21 in Kontakt mit der Bodenfläche der n-Dotierungsregion 121 ausgebildet. Folglich ist der Basiswiderstand eines parasitären p-n-p-Bipolartransistors, der aus einer p-n-p-Struktur resultiert, die sich aus dem p--Substrat 200, der n-Dotierungsregion 121, der vergrabenen n-Schicht 21 und der p-Wanne 131 zusammensetzt, niedriger als jener bei der bekannten Halbleitervorrichtung. Dies erlaubt ein Anwachsen der Widerstandsfähigkeit des CMOS 12 gegenüber einem Latch-Up-Ausfall aus den gleichen Gründen, die oben beschrieben wurden.In the semiconductor device according to the modification of the first embodiment, the buried n-layer is 21 in contact with the bottom surface of the n-type impurity region 121 educated. Consequently, the base resistance of a parasitic pnp bipolar transistor resulting from a pnp structure resulting from the p - substrate 200 , the n-doping region 121 , the buried n-layer 21 and the p-tub 131 lower than that in the conventional semiconductor device. This allows an increase in the resistance of the CMOS 12 against a latch-up failure for the same reasons described above.

Zweite AusführungsformSecond embodiment

8 ist eine Querschnittsansicht des Aufbaus des hochspannungsseitig treibenden Abschnitts 101 gemäß einer zweiten Ausführungsform dieser Erfindung, entsprechend 1. Anstelle der vergrabenen n+-Schicht 20 in 1 ist eine n+-Dotierungsregion (hier im folgenden als "vergrabene n+-Schicht" bezeichnet) 22 mit einer Dotierungskonzentration, die höher als jene der vergrabenen n+-Schicht 20 ist, ausgebildet. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n+-Schicht 22 in der Größenordnung von 1018cm-3. Wie bei der vergrabenen n+-Schicht 20 ist die vergrabene n+-Schicht 22 in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in dem p--Substrat 200 ausgebildet. 8th is a cross-sectional view of the structure of the high voltage side driving portion 101 according to a second embodiment of this invention, accordingly 1 , Instead of the buried n + layer 20 in 1 is an n + doping region (hereinafter referred to as "buried n + layer") 22 with a doping concentration higher than that of the buried n + layer 20 is, trained. For example, the maximum value of the doping concentration is the buried n + layer 22 in the order of 10 18 cm -3 . As with the buried n + layer 20 is the buried n + layer 22 in contact with the bottom surface of the n-type impurity region 121 in the p - substrate 200 educated.

9A zeigt einen vereinfachten Aufbau des CMOS-Teils gemäß der zweiten Ausführungsform, entsprechend 2A. 9B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n+-Dotierungsregion 127 in die Tiefenrichtung des p--Substrats 200 bezogen auf eine Position, an der in 9A die pMOS-Rückgateelektrode ausgebildet ist, entsprechend 2B. Ein Vergleich von 9B und 2B zeigt, dass der Maximalwert der Dotierungskonzentration der vergrabenen n+-Schicht 22 höher ist als jener der vergrabenen n+-Schicht 20. 9A shows a simplified construction of the CMOS part according to the second embodiment, according to 2A , 9B shows a dotie tion concentration profile of the top surface of the n + -doping region 127 in the depth direction of the p - substrate 200 in relation to a position at which 9A the pMOS backgate electrode is formed, accordingly 2 B , A comparison of 9B and 2 B shows that the maximum value of the doping concentration of the buried n + layer 22 is higher than that of the buried n + layer 20 ,

Bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform weist die vergrabene n+-Schicht 22 eine Konzentration auf, die höher ist als jene der vergrabenen n+-Schicht 20 bei der ersten Ausführungsform. Dies erlaubt gegenüber der Halbleitervorrichtung gemäß der ersten Ausführungsform ein weiteres Anwachsen der Widerstandsfähigkeit des CMOS 12 gegenüber einem Latch-Up-Ausfall.In the semiconductor device according to the second embodiment, the buried n + layer 22 a concentration higher than that of the buried n + layer 20 in the first embodiment. This allows a further increase in the resistance of the CMOS over the semiconductor device according to the first embodiment 12 against a latch-up failure.

Dieser Effekt wird im Detail beschrieben. 10 ist ein Diagramm, das den Wert des Stroms, der durch die Bulk-Elektrode, die pMOS-Sourceelektrode und die nMOS-Sourceelektrode fließt, beim Anlegen der negativen VS-Spannung an die VS-Elektrode bezogen auf die Struktur von 60, bei der zusätzlich die ver grabene n+-Schicht 22 ausgebildet ist, zeigt. In 10 ist gezeigt, dass der durch die nMOS-Sourceelektrode fließende Strom nahezu gleich dem durch die pMOS-Sourceelektrode fließende Strom ist, wenn die negative VS-Spannung ungefähr –400V ist.This effect will be described in detail. 10 FIG. 15 is a graph which shows the value of the current flowing through the bulk electrode, the pMOS source electrode, and the nMOS source electrode upon application of the negative VS voltage to the VS electrode with respect to the structure of FIG 60 , in which additionally the buried n + -layer 22 is formed, shows. In 10 It is shown that the current flowing through the nMOS source electrode is nearly equal to the current flowing through the pMOS source electrode when the negative VS voltage is about -400V.

11 zeigt die Stromverteilung, wenn die negative VS-Spannung in 10 –269V ist. Es ist gezeigt, dass der Strom nicht durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung –269V ist und nicht den Betrieb eines parasitären Thyristors verursacht, der von einer p-n-p-n-Struktur resultiert, die sich aus dem p--Substrat 200, der n-Dotierungsregion 121, der vergrabenen n+-Schicht 22 der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt. 11 shows the current distribution when the negative VS voltage in 10 Is -269V. It is shown that the current does not flow through the nMOS source electrode when the negative VS voltage is -269V and does not cause the operation of a parasitic thyristor resulting from a pnpn structure resulting from the p - substrate 200 , the n-doping region 121 , the buried n + layer 22 the p-tub 131 and the n + source region 133 composed.

12 zeigt die Stromverteilung, wenn die negative VS-Spannung in 10 –730V ist. Es ist gezeigt, dass der Strom durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung –730V ist, was den Betrieb des obigen parasitären Thyristors verursacht. 12 shows the current distribution when the negative VS voltage in 10 -730V is. It is shown that the current flows through the nMOS source when the negative VS voltage is -730V, causing the above parasitic thyristor to operate.

Während gemäß der ersten Ausführungsform der parasitäre Thyristor arbeitet, wenn die negative VS-Spannung –109V ist (siehe 5), arbeitet bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform der parasitäre Thyristor sogar dann nicht, wenn die negative VS-Spannung –269V beträgt (siehe 11). Es ist deshalb gezeigt, dass der Absolutwert der Betriebsaufnahmespannung des parasitären Thyristors der Halbleitervorrichtung gemäß der ersten Ausführungsform bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform erhöht ist.While according to the first embodiment, the parasitic thyristor operates when the negative VS voltage is -109V (see 5 ), in the semiconductor device according to the second embodiment, the parasitic thyristor does not operate even when the negative VS voltage is -269V (see FIG 11 ). It is therefore shown that the absolute value of the operation receiving voltage of the parasitic thyristor of the semiconductor device according to the first embodiment is increased in the semiconductor device according to the second embodiment.

Dritte AusführungsformThird embodiment

13 ist eine Querschnittsansicht des Aufbaus des hochspannungsseitig treibenden Abschnitts 101 gemäß einer dritten Ausführungsform dieser Erfindung, entsprechend 1. Anstelle der vergrabenen n+-Schicht 20 in 1 sind eine n+- Dotierungsregion (hier im folgenden als "vergrabene n+-Schicht" bezeichnet) 23 mit einer Dotierungskonzentration, die höher als jene der n-Dotierungsregion 121 ist, und eine n-Dotierungsregion (hier im folgenden als "vergrabene n-Schicht" bezeichnet) 24 mit einer Dotierungskonzentration, die niedriger als jene der vergrabenen n+-Schicht 23 ist, ausgebildet. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n+-Schicht 23 in der Größenordnung von 1018cm-3 und der Maximalwert der Dotierungskonzentration der vergrabenen n-Schicht 24 ist in der Größenordnung von 1015cm-3. Wie die vergrabene n+-Schicht 20 ist die vergrabene n+-Schicht 23 in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in dem p--Substrat 200 ausgebildet. Die vergrabene n-Schicht 24 ist in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in dem p--Substrat 200 dergestalt ausgebildet, dass sie den Umfang der vergrabenen n+-Schicht 23 bedeckt. 13 is a cross-sectional view of the structure of the high voltage side driving portion 101 according to a third embodiment of this invention, accordingly 1 , Instead of the buried n + layer 20 in 1 are an n + impurity region (hereinafter referred to as "buried n + layer") 23 with a doping concentration higher than that of the n-type doping region 121 and an n-type impurity region (hereinafter referred to as "buried n-type layer") 24 with a doping concentration lower than that of the buried n + layer 23 is, trained. For example, the maximum value of the doping concentration is the buried n + layer 23 in the order of 10 18 cm -3 and the maximum value of the doping concentration of the buried n-layer 24 is of the order of 10 15 cm -3 . Like the buried n + layer 20 is the buried n + layer 23 in contact with the bottom surface of the n-type impurity region 121 in the p - substrate 200 educated. The buried n-layer 24 is in contact with the bottom surface of the n-type impurity region 121 in the p - substrate 200 shaped to be the circumference of the buried n + layer 23 covered.

14A zeigt einen vereinfachten Aufbau des CMOS-Teils gemäß der dritten Ausführungsform, entsprechend 2A. 14B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n+-Dotierungsregion 127 in die Tiefenrichtung des p--Substrats 200 bezogen auf eine Position, an der in 14A die pMOS-Rückgateelektrode ausgebildet ist, entsprechend 2B. Ein Vergleich von 14B und 9B zeigt, dass die vergrabene n+-Schicht 23 und die vergrabene n-Schicht 24 bei der dritten Ausführungsform ein ähnliches Dotierungskonzentrationsprofil aufweisen wie die vergrabene n+-Schicht 22 bei der zweiten Ausführungsform. Somit hat die Halbleitervorrichtung gemäß der dritten Ausführungsform nahezu die gleiche Widerstandsfähigkeit gegenüber einem Latch-Up-Ausfall, wie die Halbleitervorrichtung gemäß der zweiten Ausführungsform. 14A shows a simplified structure of the CMOS part according to the third embodiment, according to 2A , 14B shows a doping concentration profile from the top surface of the n + -type doping region 127 in the depth direction of the p - substrate 200 in relation to a position at which 14A the pMOS backgate electrode is formed, accordingly 2 B , A comparison of 14B and 9B shows that the buried n + layer 23 and the buried n-layer 24 in the third embodiment have a doping concentration profile similar to the buried n + layer 22 in the second embodiment. Thus, the semiconductor device according to the third embodiment has almost the same resistance to a latch-up failure as the semiconductor device according to the second embodiment.

Bei der Halbleitervorrichtung gemäß der dritten Ausführungsform ist die vergrabene n-Schicht 24 niedriger Konzentration dergestalt ausgebildet, dass sie den Umfang der vergrabenen n+-Schicht 23 bedeckt, wobei die vergrabene n-Schicht 24 in Kontakt mit der n-Dotierungsregion 121 ist. Auch bei dieser Halb leitervorrichtung ist die Breite einer Verarmungsschicht, die sich in der vergrabenen n-Schicht 24 erstreckt beim Anlegen einer Sperrspannung zwischen dem p--Substrat 200 und der vergrabenen n-Schicht 24 größer als die Weite einer Verarmungsschicht, die sich in der vergrabenen n+-Schicht 20 ausbreitet beim Anlegen einer Sperrspannung zwischen dem p--Substrat 200 und der vergrabenen n+-Schicht 20 bei der ersten Ausführungsform.In the semiconductor device according to the third embodiment, the buried n-layer is 24 low concentration formed such that it covers the circumference of the buried n + layer 23 covered, with the buried n-layer 24 in contact with the n-type doping region 121 is. Also in this semiconductor device, the width of a depletion layer located in the buried n-layer 24 extends when applying a reverse voltage between the p - substrate 200 and the buried n-layer 24 greater than the width of a depletion layer that is in the buried n + layer 20 spreads when applying a reverse voltage between the p - substrate 200 and the buried n + layer 20 in the first embodiment.

Beim Anlegen einer Sperrspannung zwischen das p--Substrat 200, die n-Dotierungsregion 121, die vergrabene n+-Schicht 23 und die vergrabene n-Schicht 24 bei der Halbleitervorrichtung gemäß der dritten Ausführungsform werden folglich eine Verarmungsschicht, die sich in der n-Dotierungsregion 121 ausbreitet und die Verarmungsschicht, die sich in der vergrabenen n-Schicht 24 ausbreitet, miteinander entlang einer gekrümmten Oberfläche der vergrabenen n-Schicht 24 verbunden. Die Weite der Verarmungsschicht, die sich in der vergrabenen n-Schicht 24 ausbreitet, ist größer als die der Verarmungsschicht, die sich in der vergrabenen n+-Schicht 20 ausbreitet. Dies vermindert die elektrischen Felder auf wirkungsvollere Weise als bei der Halbleitervorrichtung gemäß der ersten Ausführungsform, was ein Anwachsen der Übergangs-Durchbruchs-Spannung erlaubt.When applying a blocking voltage between the p - substrate 200 , the n-type doping region 121 , the buried n + layer 23 and the buried n-layer 24 Thus, in the semiconductor device according to the third embodiment, a depletion layer buried in the n-type impurity region becomes 121 spreads and the depletion layer, which is in the buried n-layer 24 propagates together along a curved surface of the buried n-layer 24 connected. The vastness of the depletion layer, reflected in the buried n-layer 24 is larger than that of the depletion layer located in the buried n + layer 20 spreads. This more effectively reduces the electric fields than in the semiconductor device according to the first embodiment, allowing the junction breakdown voltage to increase.

15 ist ein Diagramm, das Vergleichsergebnisse zeigt zwischen einer Übergangs-Durchbruchs-Spannung zwischen dem p--Substrat 200 und der n-Dotierungsregion 121 und der vergrabenen n+-Schicht 20 bei der Halbleitervorrichtung gemäß der ersten Ausführungsform und einer Übergangs-Durchbruchs-Spannung zwischen dem p--Substrat 200 und der n-Dotierungsregion 121 und der vergrabenen n-Schicht 24 bei der Halbleitervorrichtung gemäß der dritten Ausführungsform. Es ist gezeigt, dass die Halbleitervorrichtung gemäß der dritten Ausführungsform eine höhere Übergangs-Durchbruchsspannung erreicht als die Halbleitervorrichtung gemäß der ersten Ausführungsform. 15 Fig . 12 is a graph showing comparison results between a junction breakdown voltage between the p - substrate 200 and the n-type doping region 121 and the buried n + layer 20 in the semiconductor device according to the first embodiment and a junction breakdown voltage between the p - substrate 200 and the n-type doping region 121 and the buried n-layer 24 in the semiconductor device according to the third embodiment. It is shown that the semiconductor device according to the third embodiment achieves a higher junction breakdown voltage than the semiconductor device according to the first embodiment.

Vierte AusführungsformFourth embodiment

16 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform dieser Erfindung, die eine ausgewählte Region zeigt, in der die Diode 14 mit hoher Durchbruchsspannung in der Struktur von 59 ausgebildet ist, entsprechend 67 bezogen auf die bekannte Halbleitervorrichtung. Aus Handhabungsgründen sind die Positionen der Anode und der Kathode in 59 in der 16 vertauscht. 16 FIG. 12 is a cross-sectional view of a semiconductor device according to a fourth embodiment of this invention, showing a selected region in which the diode. FIG 14 with high breakdown voltage in the structure of 59 is formed accordingly 67 based on the known semiconductor device. For handling reasons, the positions of the anode and the cathode are in 59 in the 16 reversed.

Bezugnehmend auf 16 sind in der Deckfläche des p--Substrats 200 die p+-Isolation 144, eine p-Wanne 144b, die mit der p+-Isolation 144 verbunden ist, die mit der p-Wanne 144b verbundene n--Dotierungsregion 143 und die mit der n--Dotierungsregion 143 verbundene n-Dotierungsregion 121 ausgebildet. Eine p+-Dotierungsregion 144a ist in der Deckfläche der p-Wanne 144b ausgebildet und eine n+-Dotierungsregion 141 ist in der Deckfläche der n-Dotierungsregion 121 ausgebildet. Die Diode 14 mit hoher Durchbruchsspannung beinhaltet die Anodenelektrode 145 und die Kathodenelektrode 142, wobei die Anodenelektrode 145 mit der p+-Dotierungsregion 144a verbunden ist und die Kathodenelektrode 142 mit der n+-Dotierungsregion 141 verbunden ist. Auf der p-Wanne 144b ist über dem Gateisolationsfilm 115a die Gateelektrode 116a ausgebildet, mit welcher ebenfalls die Anodenelektrode 145 verbunden ist. Auf der n-Dotierungsregion 121 ist über einem Isolationsfilm 115b eine Elektrode 116b ausgebildet, mit welcher die Kathodenelektrode 142 ebenfalls verbunden ist.Referring to 16 are in the top surface of the p - substrate 200 the p + isolation 144 , a p-tub 144b that with the p + isolation 144 connected to the p-tub 144b Connected n - doping region 143 and those with the n - doping region 143 connected n-type doping region 121 educated. A p + -doping region 144a is in the top surface of the p-tub 144b formed and an n + -doping region 141 is in the top surface of the n-type impurity region 121 educated. The diode 14 high breakdown voltage includes the anode electrode 145 and the cathode electrode 142 wherein the anode electrode 145 with the p + -doping region 144a is connected and the cathode electrode 142 with the n + doping region 141 connected is. On the p-tub 144b is above the gate insulation film 115a the gate electrode 116a formed, with which also the anode electrode 145 connected is. On the n-doping region 121 is over an isolation film 115b an electrode 116b formed, with which the cathode electrode 142 is also connected.

In dem p--Substrat 200 ist eine n-Dotierungsregion (hier im folgenden als "vergrabene n-Schicht" bezeichnet) 26 in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 ausgebildet. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n-Schicht 26 in der Größenordnung von 1015cm-3. Eine Breite L1 der vergrabenen n-Schicht 26 ist kleiner als eine Breite L2 der n-Dotierungsregion 121, so dass die vergrabene n-Schicht 26 dergestalt ausgebildet ist, dass sie nicht von einer Seitenfläche (linke Seitenfläche in 16) der n-- Dotierungsregion 143 zu der Seite der Anodenelektrode 145 hervorsteht.In the p - substrate 200 is an n-type impurity region (hereinafter referred to as "buried n-type layer") 26 in contact with the bottom surface of the n-type impurity region 121 educated. For example, the maximum value of the doping concentration of the buried n-layer is 26 in the order of 10 15 cm -3 . A width L1 of the buried n-layer 26 is smaller than a width L2 of the n-type impurity region 121 so that the buried n-layer 26 is formed such that it is not from a side surface (left side surface in 16 ) of the n - - doping region 143 to the side of the anode electrode 145 protrudes.

Bezugnehmend auf die Struktur von 16 sind die Hauptmaxima des elektrischen Feldes beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 das Maximum E0 in dem rechten unteren Randabschnitt der n-Dotierungsregion 121 und ein in dem rechten unteren Randabschnitt der vergrabenen n-Schicht 26 angeordnetes Maximum E4.Referring to the structure of 16 are the main maxima of the electric field when a high voltage is applied between the anode electrode 145 and the cathode electrode 142 the maximum E0 in the right lower edge portion of the n-type impurity region 121 and one in the right lower edge portion of the buried n-layer 26 arranged maximum E4.

17 ist ein Diagramm, das die Korrelation zwischen (L1-L2) und der Durchbruchsspannung zeigt, wobei (L1-L2) in der Abszisse die Beziehung zwischen der Breite L1 der vergrabenen n-Schicht 26 und der Breite L2 der n-Dotierungsregion 121 in 16 bezeichnet. Es ist gezeigt, dass die Durchbruchsspannung unter jene der bekannten Halbleitervorrichtung sinkt, wenn L1=L2 oder L1>L2, während eine Durchbruchsspannung erhalten wird, die höher als jene der bekannten Halbleitervorrichtung ist, wenn L1<L2. 17 FIG. 15 is a graph showing the correlation between (L1-L2) and the breakdown voltage, where (L1-L2) in the abscissa represents the relationship between the width L1 of the buried n-layer 26 and the width L2 of the n-type impurity region 121 in 16 designated. It is shown that the breakdown voltage falls below that of the conventional semiconductor device when L1 = L2 or L1> L2, while a breakdown voltage higher than that of the conventional semiconductor device is obtained when L1 <L2.

18A zeigt einen vereinfachten Aufbau des Diodenteils mit hoher Durchbruchsspannung gemäß der vierten Ausführungsform unter der Bedingung L1>L2. 18B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n-Dotierungsregion 121 in die Tiefenrichtung des p--Substrats 200 bezogen auf eine mit einem Pfeil bezeichnete Position in 18A. 18A shows a simplified structure of the high breakdown voltage diode part according to the fourth embodiment under the condition L1> L2. 18B shows a doping concentration profile from the top surface of the n-type doping region 121 in the depth direction of the p - substrate 200 with reference to a position indicated by an arrow in FIG 18A ,

19 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 18A zeigt. 19 zeigt ein elektrisches Feld an der Deckfläche der n--Dotierungsregion 143 (Si-Oberfläche), ein elektrisches Feld an der Grenzfläche zwischen der Bodenfläche der n-Dotierungsregion 121 und dem p--Substrat 200 (tiefer Übergang n/p--Substrat) und ein elektrisches Feld an der Grenzfläche zwischen der Bodenfläche der vergrabenen n-Schicht 26 und dem p--Substrat 200 (tiefer Übergang vergrabene n-Schicht/p-- Substrat). Ein Vergleich zwischen 19 und der auf die bekannte Halbleitervorrichtung bezogenen 68 zeigt, dass das Maximum E0 in der Struktur von 18A viel niedriger liegt als bei der bekannten Halbleitervorrichtung. Da der Wert des elektrischen Feldes an dem Maximum E4 viel größer ist als der Wert des elektrischen Feldes an dem Maximum E0, wie in dem in 19 gezeigten Diagramm angedeutet, ist andererseits das Maximum des elektrischen Feldes in der Struktur von 18A gleich dem Maximum E4, das in dem rechten unteren Randabschnitt der vergrabenen n-Schicht 26 angeordnet ist. 19 is a diagram showing the electric fields when applying a high voltage between the anode electrode 145 and the cathode electrode 142 related to the structure of 18A shows. 19 indicates an electric field the top surface of the n - doping region 143 (Si surface), an electric field at the interface between the bottom surface of the n-type impurity region 121 and the p - substrate 200 (deep transition n / p - substrate) and an electric field at the interface between the bottom surface of the buried n-layer 26 and the p - substrate 200 (deep transition buried n-layer / p - - substrate). A comparison between 19 and related to the known semiconductor device 68 shows that the maximum E0 in the structure of 18A is much lower than in the known semiconductor device. Since the value of the electric field at the maximum E4 is much larger than the value of the electric field at the maximum E0, as in FIG 19 on the other hand, the maximum of the electric field in the structure of 18A equal to the maximum E4 in the right lower edge portion of the buried n-layer 26 is arranged.

20 zeigt die Potentialverteilung (Äquipotentiallinien) und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 18A. Es ist gezeigt, dass an einer Position, die dem Maximum E4 entspricht, die Krümmung der Äquipotentiallinien groß ist und der Abstand zwischen benachbarten Äquipotentiallinien klein ist. Ein Vergleich von 20 und 69, die auf die bekannte Halbleitervorrichtung bezogen ist, zeigt ebenfalls, dass der Abstand zwischen den Äquipotentiallinien an dem Abschnitt des Maximums E4 in 20 kleiner ist als an dem Abschnitt des Maximums E0 in 69. Somit ist die elektrische Feldstärke an dem Abschnitt des Maximums E4 in 20 voraussichtlich höher als die elektrische Feldstärke an dem Abschnitt des Maximums E0 in 69, was zu dem Schluss führt, dass die Durchbruchsspannung der bekannten Halbleitervorrichtung bei der Struktur von 18A nicht verbessert wird. 20 shows the potential distribution (equipotential lines) and the current distribution when applying a high voltage between the anode electrode 145 and the cathode electrode 142 related to the structure of 18A , It is shown that at a position corresponding to the maximum E4, the curvature of the equipotential lines is large and the distance between adjacent equipotential lines is small. A comparison of 20 and 69 , which is related to the known semiconductor device, also shows that the distance between the equipotential lines at the portion of the maximum E4 in FIG 20 is smaller than at the portion of the maximum E0 in 69 , Thus, the electric field strength at the portion of the maximum E4 in 20 probably higher than the electric field strength at the portion of the maximum E0 in 69 , which leads to the conclusion that the breakdown voltage of the known semiconductor device in the structure of 18A not improved.

21A zeigt einen vereinfachten Aufbau des Diodenteils mit der hohen Durchbruchsspannung gemäß der vierten Ausführungsform unter der Bedingung L1<L2. 21B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n-Dotierungsregion 121 in die Tiefenrichtung des p--Substrats 200 bezogen auf eine in 21A mit einem Pfeil bezeichnete Position. 21A shows a simplified structure of the diode portion with the high breakdown voltage according to the fourth embodiment under the condition L1 <L2. 21B shows a doping concentration profile from the top surface of the n-type doping region 121 in the depth direction of the p - substrate 200 based on an in 21A Position indicated by an arrow.

22 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 21A zeigt. Wie 19 zeigt 22 ein elektrisches Feld an der Si-Oberfläche, ein elektrisches Feld in der Tiefe des Übergangs n/p--Substrat und ein elektrisches Feld in der Tiefe des Übergangs vergrabene n-Schicht/p--Substrat. Ein Vergleich von 22 und 68 zeigt, dass das Maximum E0 in der Struktur von 21A geringfügig niedriger ist als bei der bekannten Halbleitervorrichtung. Anhand des in 22 gezeigten Diagramms wird ebenfalls klar, dass die elektrische Feldstärke an dem Maximum E4 nahezu gleich der elektrischen Feldstärke an dem Maximum E0 ist. 22 is a diagram showing the electric fields when applying a high voltage between the anode electrode 145 and the cathode electrode 142 related to the structure of 21A shows. As 19 shows 22 an electric field at the Si surface, an electric field at the junction depth n / p - substrate, and an electric field at the junction depth buried n-layer / p - substrate. A comparison of 22 and 68 shows that the maximum E0 in the structure of 21A is slightly lower than in the known semiconductor device. Based on the in 22 It is also clear from the diagram shown that the electric field strength at the maximum E4 is almost equal to the electric field strength at the maximum E0.

23 zeigt die Potentialverteilung (Äquipotentiallinien) und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 21A. Ein Vergleich von 23 und 69 zeigt, dass die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E0 bei der Struktur von 21A viel kleiner ist als bei der bekannten Halbleitervorrichtung. Somit ist die elektrische Feldstärke an dem Abschnitt des Maximums E0 voraussichtlich kleiner. Ein Vergleich von 23 und 20 zeigt ebenfalls, dass die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E4 in der Struktur von 21A viel kleiner ist als in der Struktur von 18A. Somit ist die elektrische Feldstärke an dem Abschnitt des Maximums E4 voraussichtlich kleiner. 23 shows the potential distribution (equipotential lines) and the current distribution when applying a high voltage between the anode electrode 145 and the cathode electrode 142 related to the structure of 21A , A comparison of 23 and 69 shows that the curvature of the equipotential lines at the portion of the maximum E0 in the structure of 21A is much smaller than in the known semiconductor device. Thus, the electric field strength at the portion of the maximum E0 is likely to be smaller. A comparison of 23 and 20 also shows that the curvature of the equipotential lines at the portion of the maximum E4 in the structure of 21A much smaller than in the structure of 18A , Thus, the electric field strength at the portion of the maximum E4 is likely to be smaller.

Auf diese Weise sind bei der Halbleitervorrichtung gemäß der vierten Ausführungsform (Struktur von 21A) die elektrischen Feldstärken an dem Abschnitt des Maximums E0 und dem Abschnitt des Maximums E4 in 23 kleiner als die elektrische Feldstärke an dem Abschnitt des Maximums E0 in 69. Deshalb kann die Spannung über die Anode und Kathode, die zu einer kritischen elektrischen Feldstärke führt, stärker erhöht werden als bei der bekannten Halbleitervorrichtung, wodurch eine Erhö hung der Durchbruchsspannung der Halbleitervorrichtung erzielt wird.In this way, in the semiconductor device according to the fourth embodiment (structure of FIG 21A ) the electric field strengths at the portion of the maximum E0 and the portion of the maximum E4 in 23 less than the electric field strength at the portion of the maximum E0 in 69 , Therefore, the voltage across the anode and cathode, which leads to a critical electric field strength, can be increased more than in the known semiconductor device, whereby an increase of the breakdown voltage of the semiconductor device is achieved.

Während die Erfindung gemäß der vierten Ausführungsform mit einer Diode einer hohen Durchbruchsspannung als Beispiel beschrieben wurde, ist die Erfindung ebenfalls anwendbar auf einen n-Kanal-MOSFET mit hoher Durchbruchsspannung, einen p-Kanal-MOSFET mit hoher Durchbruchsspannung, einen n-Kanal-IGBT oder einen p-Kanal-IGBT.While the Invention according to the fourth embodiment with a high breakdown voltage diode as an example has been, the invention is also applicable to an n-channel MOSFET high breakdown voltage, a high breakdown voltage p-channel MOSFET, an n-channel IGBT or a p-channel IGBT.

Weiterhin ist die Erfindung gemäß der vierten Ausführungsform ebenfalls durch Kombination der Erfindungen gemäß der ersten bis dritten Ausführungsform anwendbar. Bei einer Kombination mit der Erfindung gemäß der ersten Ausführungsform werden beispielsweise die vergrabene n+-Schicht 20 in 1 oder die vergrabene n-Schicht 21 in 6 und die vergrabene n-Schicht 26 in 16 miteinander an der Bodenfläche der n-Dotierungsregion 121 verbunden.Furthermore, the invention according to the fourth embodiment is also applicable by combining the inventions according to the first to third embodiments. In a combination with the invention according to the first embodiment, for example, the buried n + layer 20 in 1 or the buried n-layer 21 in 6 and the buried n-layer 26 in 16 with each other at the bottom surface of the n-type impurity region 121 connected.

Fünfte AusführungsformFifth embodiment

24 ist eine Querschnittsansicht des Aufbaus einer Halbleitervorrichtung gemäß einer fünften Ausführungsform dieser Erfindung, entsprechend 16. Auf der Grundlage der Struktur von 16 ist in der vergrabenen n-Schicht 26 eine n+-Dotierungsregion (hier im folgenden als "vergrabene n+-Schicht" bezeichnet) 27 mit einer Dotierungskonzentration ausgebildet, die höher ist als jene der vergrabenen n-Schicht 26. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n+-Schicht 27 in der Größenordnung von 1018cm-3. Eine Breite L3 der vergrabenen n+-Schicht 27 ist kleiner als die Breite L1 der vergrabenen n-Schicht 26, so dass die vergrabene n+-Schicht 27 dergestalt ausgebildet ist, dass sie nicht von einer Seitenfläche (rechte Seitenfläche in 24) der vergrabenen n-Schicht 26 zu der Seite der Anodenelektrode 145 hervorsteht. 24 FIG. 12 is a cross-sectional view of the structure of a semiconductor device according to a fifth embodiment of this invention, corresponding to FIG 16 , Based on the structure of 16 is in the buried n-layer 26 an n + -type region (hereinafter referred to as "buried n + -layer") 27 with a doping concentration higher than that of the buried n-layer 26 , For example, the maximum value of the doping concentration is the buried n + layer 27 in the order of 10 18 cm -3 . A width L3 of the buried n + layer 27 is smaller than the width L1 of the buried n-layer 26 so that the buried n + layer 27 is formed such that it is not from a side surface (right side surface in 24 ) of the buried n-layer 26 to the side of the anode electrode 145 protrudes.

25 ist ein Diagramm, das die Beziehung zwischen (L3-L1) und der Durchbruchsspannung zeigt, wobei (L3-L1) auf der Abszisse die Beziehung zwischen der Breite L1 der vergrabenen n-Schicht 26 und der Breite L3 der vergrabenen n+-Schicht 27 in 24 zeigt. Es ist gezeigt, dass die Durchbruchsspannung in hohem Maße gewährleistet ist, wenn L3<L1, dass aber die Durchbruchsspannung schnell mit einer Zunahme von L3 und einem ansteigenden Wert von L3-L1 abnimmt. 25 FIG. 12 is a graph showing the relationship between (L3-L1) and the breakdown voltage, where (L3-L1) on the abscissa represents the relationship between the width L1 of the buried n-layer 26 and the width L3 of the buried n + layer 27 in 24 shows. It is shown that the breakdown voltage is largely ensured when L3 <L1, but that the breakdown voltage decreases rapidly with an increase of L3 and an increasing value of L3-L1.

26 ist ein Diagramm, das Vergleichsergebnisse einer Durchbruchsspannungskurve für L3=L1 und einer Durchbruchsspannungskurve für L3<L1 zeigt. Anhand des in 26 gezeigten Diagramms wird klar, dass die Durchbruchsspannung verglichen zu L3=L1 höher ist, wenn L3<L1. 26 FIG. 12 is a graph showing comparison results of a breakdown voltage curve for L3 = L1 and a breakdown voltage curve for L3 <L1. Based on the in 26 As shown in the diagram, it is clear that the breakdown voltage is higher when compared with L3 = L1 when L3 <L1.

27A zeigt einen vereinfachten Aufbau des Diodenteils mit hoher Durchbruchsspannung der fünften Ausführungsform unter der Bedingung L3=L1. 27B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n-Dotierungsregion 121 in die Tiefenrichtung des p--Substrats 200 bezogen auf eine in 27A mit einem Pfeil bezeichnete Position. 27A shows a simplified structure of the high breakdown voltage diode portion of the fifth embodiment under the condition L3 = L1. 27B shows a doping concentration profile from the top surface of the n-type doping region 121 in the depth direction of the p - substrate 200 based on an in 27A Position indicated by an arrow.

28 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 27A zeigt. Wie 19 zeigt 28 ein elektrisches Feld an der Si-Oberfläche, ein elektrisches Feld in der Tiefe des Übergangs n/p--Substrat und ein elektrisches Feld in der Tiefe des Übergangs vergrabene n-Schicht/p--Substrat. Ein Vergleich von 28 und 68, welche auf die bekannte Halbleitervorrichtung bezogen ist, zeigt, dass das Maximum E0 in der Struktur von 27A geringfügig niedriger ist als bei der bekannten Halbleitervorrichtung. Da die elektrische Feldstärke an dem Maximum E4 höher ist als die elektrische Feldstärke an dem Maximum E0, wie in dem in 28 gezeigten Diagramm angedeutet, ist andererseits in der Struktur der 27A das am rechten unteren Randabschnitt der vergrabenen n-Schicht 26 angeordnete Maximum E4 das Maximum des elektrischen Feldes. 28 is a diagram showing the electric fields when applying a high voltage between the anode electrode 145 and the cathode electrode 142 related to the structure of 27A shows. As 19 shows 28 an electric field at the Si surface, an electric field at the junction depth n / p - substrate, and an electric field at the junction depth buried n-layer / p - substrate. A comparison of 28 and 68 , which is related to the known semiconductor device, shows that the maximum E0 in the structure of 27A is slightly lower than in the known semiconductor device. Since the electric field strength at the maximum E4 is higher than the electric field strength at the maximum E0, as in FIG 28 On the other hand, in the structure shown in FIG 27A that at the lower right edge portion of the buried n-layer 26 arranged maximum E4 the maximum of the electric field.

29 zeigt die Potentialverteilung (Äquipotentiallinien) und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 27A. Es ist gezeigt, dass an der Position, die dem Maximum E4 entspricht, die Krümmung der Äquipotentiallinien groß ist und der Abstand zwischen benachbarten Äquipotentiallinien klein ist. Ein Vergleich von 29 und 69, welche sich auf die bekannte Halbleitervorrichtung bezieht, zeigt, dass der Abstand zwischen Äquipotentiallinien an dem Abschnitt des Maximums E4 in 29 kleiner ist als an dem Abschnitt des Maximums E0 in 69. Somit ist die elektrische Feldstärke an dem Abschnitt des Maximums E4 in 29 voraussichtlich höher als die elektrische Feldstärke an dem Abschnitt des Maximums E0 in 69, was zu der Schlussfolgerung führt, dass die Durchbruchsspannung der bekannten Halbleitervorrichtung bei der Struktur von 27A nicht verbessert wird. 29 shows the potential distribution (equipotential lines) and the current distribution when applying a high voltage between the anode electrode 145 and the cathode electrode 142 related to the structure of 27A , It is shown that at the position corresponding to the maximum E4, the curvature of the equipotential lines is large and the distance between adjacent equipotential lines is small. A comparison of 29 and 69 , which relates to the known semiconductor device, shows that the distance between equipotential lines at the portion of the maximum E4 in FIG 29 is smaller than at the portion of the maximum E0 in 69 , Thus, the electric field strength at the portion of the maximum E4 in 29 probably higher than the electric field strength at the portion of the maximum E0 in 69 , which leads to the conclusion that the breakdown voltage of the known semiconductor device in the structure of 27A not improved.

Weiterhin zeigt 30A einen vereinfachten Aufbau des Diodenteils mit der hohen Durchbruchsspannung gemäß der fünften Ausführungsform unter der Bedingung L3<L1. 30B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n-Dotierungsregion 121 in die Tiefenrichtung des p--Substrats 200 bezogen auf eine in 30A mit einem Pfeil bezeichnete Position.Further shows 30A a simplified structure of the diode portion with the high breakdown voltage according to the fifth embodiment under the condition L3 <L1. 30B shows a doping concentration profile from the top surface of the n-type doping region 121 in the depth direction of the p - substrate 200 based on an in 30A Position indicated by an arrow.

31 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 30A zeigt. Wie bei 28 zeigt 31 ein elektrisches Feld an der Si-Oberfläche, ein elektrisches Feld in der Tiefe des Übergangs n/p--Substrat und ein elektrisches Feld in der Tiefe des Übergangs vergrabene n-Schicht/p--Substrat. Ein Vergleich von 31 und 68 zeigt, dass das Maximum E0 in der Struktur von 30A geringfügig kleiner ist als bei der bekannten Halbleitervorrichtung. Ein Vergleich von 31 und 28 zeigt auch, dass die elektrische Feldstärke an dem Maximum E4 in 31 niedriger ist als die elektrische Feldstärke an dem Maximum E4 in 28. Zusätzlich zeigt das in 31 gezeigte Diagramm, dass die elektrische Feldstärke an dem Maximum E4 nahezu gleich der elektrischen Feldstärke an dem Maximum E0 ist. 31 is a diagram showing the electric fields when applying a high voltage between the anode electrode 145 and the cathode electrode 142 related to the structure of 30A shows. As in 28 shows 31 an electric field at the Si surface, an electric field at the junction depth n / p - substrate, and an electric field at the junction depth buried n-layer / p - substrate. A comparison of 31 and 68 shows that the maximum E0 in the structure of 30A is slightly smaller than in the known semiconductor device. A comparison of 31 and 28 also shows that the electric field strength at the maximum E4 in 31 is lower than the electric field strength at the maximum E4 in 28 , In addition, this shows in 31 diagram shown that the electric field strength at the maximum E4 is almost equal to the electric field strength at the maximum E0.

32 zeigt die Potentialverteilung (Äquipotentiallinien) und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 30A. Ein Vergleich von 32 und 69 zeigt, dass die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E0 bei der Struktur von 30A viel kleiner ist als bei der bekannten Halbleitervorrichtung. Somit ist die elektrische Feldstärke an dem Abschnitt des Maximums E0 voraussichtlich kleiner. Ein Vergleich von 32 und 29 zeigt ebenfalls, dass die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E4 in der Struktur von 30A viel kleiner ist als bei der Struktur von 27A. Somit ist die elektrische Feldstärke an dem Abschnitt des Maximums E4 voraussichtlich kleiner. 32 shows the potential distribution (Equipo tentiallinien) and the current distribution when applying a high voltage between the anode electrode 145 and the cathode electrode 142 related to the structure of 30A , A comparison of 32 and 69 shows that the curvature of the equipotential lines at the portion of the maximum E0 in the structure of 30A is much smaller than in the known semiconductor device. Thus, the electric field strength at the portion of the maximum E0 is likely to be smaller. A comparison of 32 and 29 also shows that the curvature of the equipotential lines at the portion of the maximum E4 in the structure of 30A much smaller than the structure of 27A , Thus, the electric field strength at the portion of the maximum E4 is likely to be smaller.

Bei der Halbleitervorrichtung gemäß der fünften Ausführungsform (Struktur von 30A) sind auf diese Weise die elektrischen Feldstärken an dem Abschnitt des Maximums E0 und dem Abschnitt des Maximums E4 in 32 kleiner als die elektrische Feldstärke an dem Abschnitt des Maximums E0 in 69. Deshalb kann die Anoden-Kathoden-Spannung, die zu einer kritischen elektrischen Feldstärke führt, stärker erhöht werden als bei der bekannten Halbleitervorrichtung, wodurch ein Anwachsen der Durchbruchsspannung der Halbleitervorrichtung erzielt wird.In the semiconductor device according to the fifth embodiment (structure of FIG 30A ) are in this way the electric field strengths at the portion of the maximum E0 and the portion of the maximum E4 in 32 less than the electric field strength at the portion of the maximum E0 in 69 , Therefore, the anode-cathode voltage leading to a critical electric field strength can be more increased than in the conventional semiconductor device, thereby achieving an increase in the breakdown voltage of the semiconductor device.

Zusätzlich wird die vergrabene n+-Schicht 27 in der vergrabenen n-Schicht 26 in derartiger Weise ausgebildet, dass die Bedingung L3<L1 erfüllt ist. Beim Anlegen einer Sperrspannung an das p--Substrat 200, die n-Dotierungsregion 121, die vergrabene n+-Schicht 27 und die vergrabene n-Schicht 26 werden folglich eine Verarmungsschicht, die sich in der n-Dotierungsregion 121 erstreckt und eine Verarmungsschicht, die sich in der vergrabenen n-Schicht 26 ausbreitet, an einer gekrümmten Oberfläche der vergrabenen n-Schicht 26 miteinander verbunden. Auch ist die Weite der Verarmungsschicht, die sich in der vergrabenen n-Schicht 26 erstreckt, größer als die Weite der Verarmungsschicht, die sich in der vergrabenen n+-Schicht 27 ausbreitet, wenn L3=L1. Dies erniedrigt die elektrischen Felder auf wirksamere Weise als wie wenn L3=L1, was ein Anwachsen der Übergangs-Durchbruchsspannung gestattet.In addition, the buried n + layer becomes 27 in the buried n-layer 26 formed in such a manner that the condition L3 <L1 is satisfied. When applying a blocking voltage to the p - substrate 200 , the n-type doping region 121 , the buried n + layer 27 and the buried n-layer 26 thus become a depletion layer located in the n-type dopant region 121 and a depletion layer extending in the buried n-layer 26 propagates, on a curved surface of the buried n-layer 26 connected with each other. Also, the width of the depletion layer that is in the buried n-layer 26 extends larger than the width of the depletion layer, located in the buried n + layer 27 propagates when L3 = L1. This more effectively lowers the electric fields than when L3 = L1, allowing the junction breakdown voltage to increase.

Weiterhin ist bei der Halbleitervorrichtung gemäß der fünften Ausführungsform die vergrabenen n+-Schicht 27 in der vergrabenen n-Schicht 26 ausgebildet. Folglich ist der Basiswiderstand eines parasitären p-n-p-Bipolartransistors, der aus einer p-n-p-Struktur resultiert, welche sich aus dem p--Substrat 200, der n-Dotierungsregion 121, der vergrabenen n-Schicht 26, der vergrabenen n+-Schicht 27 und der p-Wanne 131 zusammensetzt, stärker erniedrigt als bei der Halbleitervorrichtung gemäß der vierten Ausführungsform, bei der die vergrabene n+-Schicht 27 nicht ausgebildet ist. Somit wird der Betrieb des parasitären p-n-p-Bipolartransistors sogar in dem Fall von negativen Schwankungen der hochspannungsseitig schwebenden Offsetspannung VS während des Regenerierungszeitraum unterdrückt. Dies erlaubt gegenüber der Halbleitervorrichtung gemäß der vierten Ausführungsform ein Anwachsen des Absolutwertes der Betriebsaufnahmespannung eines parasitären Thyristors, der aus einer p-n-p-n-Struktur resultiert, die sich aus dem p--Substrat 200, der n-Dotierungsregion 121, der vergrabenen n-Schicht 26, der vergrabenen n+-Schicht 27, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt, was wiederum ein Anwachsen der Widerstandsfähigkeit gegenüber einem Latch-Up-Ausfall des CMOS 12 erlaubt.Furthermore, in the semiconductor device according to the fifth embodiment, the buried n + layer is 27 in the buried n-layer 26 educated. Consequently, the base resistance of a parasitic pnp bipolar transistor resulting from a pnp structure resulting from the p - substrate 200 , the n-doping region 121 , the buried n-layer 26 , the buried n + layer 27 and the p-tub 131 composed, more greatly decreased than in the semiconductor device according to the fourth embodiment, wherein the buried n + layer 27 is not formed. Thus, the operation of the parasitic pnp bipolar transistor is suppressed even in the case of negative variations of the high-side offset voltage VS during the regeneration period. This allows an increase in the absolute value of the operating pick-up voltage of a parasitic thyristor, which results from a pnpn structure resulting from the p - substrate, as compared with the semiconductor device according to the fourth embodiment 200 , the n-doping region 121 , the buried n-layer 26 , the buried n + layer 27 , the p-tub 131 and the n + source region 133 which, in turn, increases the resistance to CMOS latch-up failure 12 allowed.

Während die Erfindung gemäß der fünften Ausführungsform mit einer Diode einer hohen Durchbruchsspannung als ein Beispiel beschrieben wurde, ist die Erfindung ebenfalls auf einen n-Kanal-MOSFET hoher Durchbruchsspannung, einen p-Kanal-MOSFET hoher Durchbruchsspannung, einen n-Kanal-IGBT oder einen p-Kanal-IGBT anwendbar.While the Invention according to the fifth embodiment with a high breakdown voltage diode as an example The invention is also based on an n-channel high breakdown voltage MOSFET, a high-breakdown-voltage p-channel MOSFET, an n-channel IGBT or a p-channel IGBT applicable.

Darüber hinaus ist die Erfindung gemäß der fünften Ausführungsform ebenfalls anwendbar durch Kombination mit den Erfindungen gemäß der ersten bis dritten Ausführungsform. Bei Kombination mit der Erfindung gemäß der ersten Ausführungsform werden beispielsweise die vergrabene n+-Schicht 20 in 1 oder die vergrabene n-Schicht 21 in 6 und die vergrabene n-Schicht 26 in 24 miteinander an der Bodenfläche n-Dotierungsregion 121 verbunden.Moreover, the invention according to the fifth embodiment is also applicable by combination with the inventions according to the first to third embodiments. In combination with the invention according to the first embodiment, for example, the buried n + layer 20 in 1 or the buried n-layer 21 in 6 and the buried n-layer 26 in 24 together at the bottom surface n-type doping region 121 connected.

Sechste AusführungsformSixth embodiment

33 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform dieser Erfindung, die eine ausgewählte Region zeigt, in der der MOS 11 mit hoher Durchbruchsspannung ausgehend von der Struktur von 58 ausgebildet ist, entsprechend 70 im Hinblick auf die bekannte Halbleitervorrichtung. Aus Handhabungsgründen sind die Positionen der Drainregion 118 und der Sourceregion 112 in 58 bei der 33 vertauscht. 33 FIG. 12 is a cross-sectional view of a semiconductor device according to a sixth embodiment of this invention, showing a selected region in which the MOS. FIG 11 with high breakdown voltage starting from the structure of 58 is formed accordingly 70 in view of the known semiconductor device. For handling reasons, the positions of the drain region 118 and the source region 112 in 58 in the 33 reversed.

In der Deckfläche der p--Substrats 200 sind die n-Dotierungsregionen 117 und 121 zum Bilden einer unterteilten RESURF-Struktur voneinander getrennt. In der Deckfläche der n-Dotierungsregion 117 ist die n+-Drainregion 118 in Kontakt zu der Drainelektrode 119 des MOS 11 mit hoher Durchbruchsspannung ausgebildet. In der Deckfläche der n-Dotierungsregion 121 ist die n+-Dotierungsregion 127 in Kontakt zu der Sourceelektrode (hier im folgenden als "VB-Elektrode" bezeichnet) 128 des den CMOS 12 bildenden pMOSFET ausgebildet. Die VB-Elektrode 128 ist mit dem VB-Anschluss verbunden, wie in 1 gezeigt.In the top surface of the p - substrate 200 are the n-doping regions 117 and 121 separated from each other to form a divided RESURF structure. In the top surface of the n-type doping region 117 is the n + drain region 118 in contact with the drain electrode 119 of the MOS 11 formed with high breakdown voltage. In the top surface of the n-type doping region 121 is the n + doping region 127 in contact with the source electrode (hereinafter referred to as "VB electrode") 128 of the CMOS 12 formed pMOSFET forming. The VB electric de 128 is connected to the VB connector as in 1 shown.

Eine n-Dotierungsregion (hier im folgenden als "vergrabene n-Schicht" bezeichnet) 29 ist in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in dem p--Substrat 200 ausgebildet. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n-Schicht 29 in der Größenordnung von 1015cm-3. Wenn die Breite der vergrabenen n-Schicht 29 L4 ist und die Länge von einer linken Seitenfläche der n-Dotierungsregion 121 zu einer linken Seitenfläche der n-Dotierungsregion 117 in 33 L5 ist, so wird die Breite der vergrabenen n-Schicht 29 derart bestimmt, dass die Bedingung L4<L5 erfüllt ist, so dass die vergrabene n-Schicht 29 nicht in Kontakt mit der n-Dotierungsregion 117 ist. Es ist jedoch zu beachten, dass wenn die Weite L4 ansteigt und die vergrabene n-Schicht 29 näher zu der n-Dotierungsregion 117 rückt, die Durchbruchsspannung zwischen der VB-Elektrode 128 und der Drainelektrode 119 (Durchbruchsspannung an der unterteilten n-Wanne) abfällt. Aus diesem Grund ist es erforderlich, dass der Abstand zwischen der vergrabenen n-Schicht 29 und der n-Dotierungsregion 117 dergestalt festgelegt wird, dass eine erwünschte VB-Drain-Durchbruchsspannung (die in der sechsten Ausführungsform beispielhaft auf ungefähr 15V oder mehr gesetzt ist), die durch Designspezifikationen spezifiziert ist, sichergestellt ist.An n-type impurity region (hereinafter referred to as "buried n-type layer") 29 is in contact with the bottom surface of the n-type impurity region 121 in the p - substrate 200 educated. For example, the maximum value of the doping concentration of the buried n-layer is 29 in the order of 10 15 cm -3 . If the width of the buried n-layer 29 L4 is and the length is from a left side surface of the n-type impurity region 121 to a left side surface of the n-type impurity region 117 in 33 L5 is, then the width of the buried n-layer becomes 29 determined such that the condition L4 <L5 is satisfied, so that the buried n-layer 29 not in contact with the n-type dopant region 117 is. It should be noted, however, that as the width L4 increases and the buried n-layer increases 29 closer to the n-type doping region 117 moves, the breakdown voltage between the VB electrode 128 and the drain electrode 119 (Breakdown voltage at the subdivided n-well) drops. For this reason, it is necessary that the distance between the buried n-layer 29 and the n-type doping region 117 is set such that a desired VB drain breakdown voltage (exemplified to be about 15V or more in the sixth embodiment) specified by design specifications is ensured.

Unter Bezugnahme auf die Struktur von 33 sind beim Anlegen einer Hochspannung zwischen die VB-Elektrode 128 und die Sourceelektrode 114 (zwischen VB und Source) mittels Kurzschließens der Elektrode 116aa, die mit der Gateelektrode 116a verbunden ist, und der Sourceelektrode 114 durch das Anlegen einer Spannung von ungefähr 15V zwischen der VB-Elektrode 128 und der Drainelektrode 119 die Hauptmaxima des elektrischen Feldes das Maximum E2 in dem p--Substrat 200, das Maximum E1 in dem rechten unteren Kantenabschnitt der n-Dotierungsregion 121, das Maximum E3 in dem rechten unteren Kantenabschnitt der n-Dotierungsregion 117 und ein Maximum E5 in dem rechten unteren Randabschnitt der vergrabenen n-Schicht 29.With reference to the structure of 33 are when applying a high voltage between the VB electrode 128 and the source electrode 114 (between VB and source) by shorting the electrode 116AA connected to the gate electrode 116a is connected, and the source electrode 114 by applying a voltage of about 15V between the VB electrode 128 and the drain electrode 119 the main maxima of the electric field are the maximum E2 in the p - substrate 200 , the maximum E1 in the right lower edge portion of the n-type impurity region 121 , the maximum E3 in the right lower edge portion of the n-type impurity region 117 and a maximum E5 in the right lower edge portion of the buried n-layer 29 ,

34 ist ein Diagramm, das die Beziehung zwischen (L4-L5) und der VB-Source-Durchbruchsspannung zeigt, wobei (L4-L5) auf der Abszisse die Beziehung zwischen der Breite L4 und der Länge L5 in 33 bezeichnet. Es ist gezeigt, dass durch Verringern des Wertes von (L4-L5) auf weniger als 0, nämlich durch Setzen von L4<L5, die VB-Source-Durchbruchsspannung stärker anwächst als bei der bekannten Halbleitervorrichtung. Es ist ebenfalls gezeigt, dass die VB-Source-Durchbruchsspannung anwächst, wenn der Wert von (L4-L5) anwächst. Es ist jedoch zu beachten, dass ein zu starkes Anwachsen des Wertes von (L4-L5) dazu führt, dass beim Anlegen eines VB-Potentials von lediglich ungefähr 15V eine Verarmungsschicht, die sich von der n-Dotierungsregion 121 ausbreitet und eine Verarmungsschicht, die sich von der n-Dotierungsregion 117 ausbreitet miteinander verbunden werden, was in einer VB-Drain-Durchbruchsspannung resultiert, die ungefähr 15V unterschreitet. Aus diesem Grunde sind Daten in diesem Bereich (Bereich rechts der gestrichelten Linie in 34) nicht aufgetragen. 34 FIG. 15 is a graph showing the relationship between (L4-L5) and the VB source breakdown voltage, where (L4-L5) on the abscissa represents the relationship between the width L4 and the length L5 in FIG 33 designated. It is shown that by decreasing the value of (L4-L5) to less than 0, namely by setting L4 <L5, the VB source breakdown voltage increases more than in the conventional semiconductor device. It is also shown that the VB source breakdown voltage increases as the value of (L4-L5) increases. It should be noted, however, that if the value of (L4-L5) increases too much, applying a VB potential of only about 15V will result in a depletion layer extending from the n-type impurity region 121 spreads and a depletion layer extending from the n-type doping region 117 spread out, resulting in a VB drain breakdown voltage that falls below approximately 15V. For this reason, data in this area (area to the right of the dashed line in 34 ) not applied.

35A zeigt einen vereinfachten Aufbau des MOS-Teils hoher Durchbruchsspannung gemäß der sechsten Ausführungsform unter der Bedingung L4<L5 und eine VB-Drain-Durchbruchsspannung von ungefähr 15V oder höher. 35B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n-Dotierungsregion 121 in die Tiefenrichtung des p--Substrats 200 bezogen auf eine in 35A mit einem Pfeil bezeichnete Position. 35A 12 shows a simplified structure of the high breakdown voltage MOS part according to the sixth embodiment under the condition L4 <L5 and a VB drain breakdown voltage of about 15V or higher. 35B shows a doping concentration profile from the top surface of the n-type doping region 121 in the depth direction of the p - substrate 200 based on an in 35A Position indicated by an arrow.

36 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die VB-Elektrode 128 und die Sourceelektrode 114 mittels Kurzschließens der mit der Gateelektrode 116a verbundenen Elektrode 116aa und der Sourceelektrode 114 durch das Anlegen von einer Spannung von ungefähr 15V zwischen die VB-Elektrode 128 und die Drainelektrode 119 bezogen auf die Struktur von 35A zeigt. 36 zeigt ein elektrisches Feld an der Deckfläche des p--Substrats 200 (Si-Oberfläche), ein elektrisches Feld an der Grenzfläche zwischen den n-Dotierungsregionen 121 und 117 und dem p--Substrat 200 (tiefer Übergang n/p--Substrat) und ein elektrisches Feld an der Grenzfläche zwischen der vergrabenen n-Schicht 29 und dem p--Substrat 200 (tiefer Übergang vergrabene n-Schicht/p--Substrat). 36 is a diagram showing the electric fields when applying a high voltage between the VB electrode 128 and the source electrode 114 by short-circuiting with the gate electrode 116a connected electrode 116AA and the source electrode 114 by applying a voltage of about 15V between the VB electrode 128 and the drain electrode 119 related to the structure of 35A shows. 36 shows an electric field on the top surface of the p - substrate 200 (Si surface), an electric field at the interface between the n-type impurity regions 121 and 117 and the p - substrate 200 (deep transition n / p - substrate) and an electric field at the interface between the buried n-layer 29 and the p - substrate 200 (deep junction buried n-layer / p - substrate).

Ein Vergleich von 36 und 71 zeigt, dass bei der Struktur von 35A die Maxima E1 und E2 viel kleiner und das Maximum E3 geringfügig kleiner sind als bei der bekannten Halbleitervorrichtung. Anhand des in 36 gezeigten Diagramms wird ebenfalls klar, dass die elektrische Feldstärke an dem Maximum E5 nahezu gleich der elektrischen Feldstärke an dem Maximum E3 ist. Die elektrischen Feldstärken an den Maxima E3 und E5 in 36 sind niedriger als die elektrische Feldstärke an dem Maximum E2 in 71.A comparison of 36 and 71 shows that in the structure of 35A the maxima E1 and E2 are much smaller and the maximum E3 are slightly smaller than in the known semiconductor device. Based on the in 36 It is also clear from the diagram shown that the electric field strength at the maximum E5 is almost equal to the electric field strength at the maximum E3. The electric field strengths at the maxima E3 and E5 in 36 are lower than the electric field strength at the maximum E2 in 71 ,

37 zeigt die Potentialverteilung (Äquipotentiallinien) und Stromverteilung beim Anlegen einer Hochspannung zwischen die VB-Elektrode 128 und die Sourceelektrode 114 bezogen auf die Struktur von 35A. Ein Vergleich von 37 und 72 zeigt, dass die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E1 bei der Struktur von 35A viel kleiner ist als bei der bekannten Halbleitervorrichtung aufgrund der zusätzlichen vergrabenen n-Schicht 29. Folglich wird der Abstand zwischen benachbarten Äquipotentiallinien an dem Abschnitt des Maximums E1 größer und die elektrische Feldstärke an dem Abschnitt des Maximums E1 wird kleiner. Als Folge der Verringerung der Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E1 wird der Abstand zwischen benachbarten Äquipotentiallinien an dem Abschnitt des Maximums E2 größer und die elektrische Feldstärke an dem Abschnitt des Maximums E2 wird kleiner. Als Folge der Vergrößerung des Abstands zwischen Äquipotentiallinien an dem Abschnitt des Maximums E2 wird die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E3 ebenfalls kleiner. Folglich wird der Abstand zwischen benachbarten Potentiallinien an dem Abschnitt des Maximums E3 ebenfalls größer und die elektrische Feldstärke an dem Abschnitt des Maximums E3 wird ebenfalls kleiner. 37 shows the potential distribution (equipotential lines) and current distribution when applying a high voltage between the VB electrode 128 and the source electrode 114 related to the structure of 35A , A comparison of 37 and 72 shows that the curvature of the equipotential lines at the portion of the maximum E1 in the structure of 35A is much smaller than in the known semiconductor device due to the additional ver grave n-layer 29 , As a result, the distance between adjacent equipotential lines becomes larger at the portion of the maximum E1, and the electric field intensity at the portion of the maximum E1 becomes smaller. As a result of reducing the curvature of the equipotential lines at the portion of the maximum E1, the distance between adjacent equipotential lines at the portion of the maximum E2 becomes larger and the electric field strength at the portion of the maximum E2 becomes smaller. As a result of increasing the distance between equipotential lines at the portion of the maximum E2, the curvature of the equipotential lines at the portion of the maximum E3 also becomes smaller. Consequently, the distance between adjacent potential lines at the portion of the maximum E3 also becomes larger and the electric field strength at the portion of the maximum E3 also becomes smaller.

Auf diese Weise sind bei der Halbleitervorrichtung gemäß der sechsten Ausführungsform die elektrischen Feldstärken an den Maxima E3 und E5 in 36 kleiner als die elektrischen Feldstärken an den Maxima E2 und E3 in 71. Deshalb kann die VB-Source-Spannung, die zu einer kritischen elektrischen Feldstärke führt, stärker erhöht werden als bei der bekannten Halbleitervorrichtung, wodurch ein Anwachsen der Durchbruchsspannung der Halbleitervorrichtung erzielt wird.In this way, in the semiconductor device according to the sixth embodiment, the electric field strengths at the maxima E3 and E5 in FIG 36 smaller than the electric field strengths at the maxima E2 and E3 in 71 , Therefore, the VB source voltage resulting in a critical electric field strength can be more increased than in the conventional semiconductor device, thereby achieving an increase in the breakdown voltage of the semiconductor device.

Während die Erfindung gemäß der sechsten Ausführungsform mit einem n-Kanal-MOSFET einer hohen Durchbruchsspannung als Beispiel beschrieben wurde, ist die Erfindung ebenfalls anwendbar auf einen p-Kanal-MOSFET hoher Durchbruchsspannung, einen n-Kanal-IGBT oder einen p-Kanal-IGBT.While the Invention according to the sixth embodiment with an n-channel high breakdown voltage MOSFET as an example has been described, the invention is also applicable to a High-breakdown-voltage p-channel MOSFET, n-channel IGBT or one p-channel IGBT.

Darüber hinaus ist die Erfindung gemäß der sechsten Ausführungsform ebenfalls anwendbar durch Kombination mit den Erfindungen gemäß der ersten bis dritten Ausführungsform. Bei Kombination mit der Erfindung gemäß der ersten Ausführungsform werden beispielsweise die vergrabene n+-Schicht 20 in 1 oder die vergrabene n-Schicht 21 in 6 und die vergrabene n-Schicht 29 in 33 miteinander an der Bodenfläche der n-Dotierungsregion 121 verbunden.Moreover, the invention according to the sixth embodiment is also applicable by combination with the inventions according to the first to third embodiments. In combination with the invention according to the first embodiment, for example, the buried n + layer 20 in 1 or the buried n-layer 21 in 6 and the buried n-layer 29 in 33 with each other at the bottom surface of the n-type impurity region 121 connected.

Siebte AusführungsformSeventh embodiment

38 ist eine Querschnittsansicht des Aufbaus einer Halbleitervorrichtung gemäß einer siebten Ausführungsform dieser Erfindung, entsprechend 33. Auf der Basis der Struktur von 33 ist in der vergrabenen n-Schicht 29 eine n+-Dotierungsregion (hier im folgenden als "vergrabene n+-Schicht" bezeichnet) 30 mit einer Dotierungskonzentration, die höher als jene der vergrabenen n-Schicht 29 ist, ausgebildet. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n+-Schicht 30 in der Größenordnung von 1018cm-3. Eine Breite L6 der vergrabenen n+-Schicht 30 ist kleiner als die Breite L4 der vergrabenen n-Schicht 29 und eine Breite L7 der n-Dotierungsregion 121. Kurz gesagt, die vergrabene n+-Schicht 30 ist dergestalt ausgebildet, dass sie von einer Seitenfläche (rechte Seitenfläche in 38) der vergrabenen n-Schicht 29 und einer Seitenfläche (rechte Seitenfläche in 38) der n-Dotierungsregion 121 nicht zur Seite der n-Dotierungsregion 117 hervorsteht. 38 FIG. 12 is a cross-sectional view of the structure of a semiconductor device according to a seventh embodiment of this invention. FIG 33 , On the basis of the structure of 33 is in the buried n-layer 29 an n + -type region (hereinafter referred to as "buried n + -layer") 30 with a doping concentration higher than that of the buried n-layer 29 is, trained. For example, the maximum value of the doping concentration is the buried n + layer 30 in the order of 10 18 cm -3 . A width L6 of the buried n + layer 30 is smaller than the width L4 of the buried n-layer 29 and a width L7 of the n-type impurity region 121 , In short, the buried n + layer 30 is formed so as to project from a side surface (right side surface in FIG 38 ) of the buried n-layer 29 and a side surface (right side surface in FIG 38 ) of the n-type doping region 121 not to the side of the n-type doping region 117 protrudes.

39 ist ein Diagramm, das die Beziehung zwischen (L6-L4) und der Durchbruchsspannung zeigt, wobei (L6-L4) auf der Abszisse die Beziehung zwischen der Breite L6 der vergrabenen n+-Schicht 30 und der Breite L4 der vergrabenen n-Schicht 29 in 38 zeigt. Es ist gezeigt, dass die Durchbruchsspannung in hohem Maße gewährleistet ist, wenn L6<L4, jedoch die Durchbruchsspannung schnell mit einem Anwachsen von L6 und einem Anwachsen des Werts von L6-L4 abnimmt. 39 Fig. 12 is a graph showing the relationship between (L6-L4) and the breakdown voltage, where (L6-L4) on the abscissa represents the relationship between the width L6 of the buried n + layer 30 and the width L4 of the buried n-layer 29 in 38 shows. It is shown that the breakdown voltage is largely ensured when L6 <L4, but the breakdown voltage decreases rapidly with an increase of L6 and an increase in the value of L6-L4.

40A zeigt einen vereinfachten Aufbau des MOS-Teils hoher Durchbruchsspannung gemäß der siebten Ausführungsform unter der Bedingung L6<L4. 40B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n-Dotierungsregion 121 in die Tiefenrichtung des p--Substrats 200 bezogen auf eine in 40A mit einem Pfeil bezeichnete Position. Ein Vergleich von 40B und 35B zeigt, dass die Dotierungskonzentration bei der Halbleitervorrichtung gemäß der siebten Ausführungsform aufgrund der vergrabenen n+-Schicht 30 höher ist als bei der Halbleitervorrichtung gemäß der sechsten Ausführungsform. 40A shows a simplified structure of the high breakdown voltage MOS part according to the seventh embodiment under the condition L6 <L4. 40B shows a doping concentration profile from the top surface of the n-type doping region 121 in the depth direction of the p - substrate 200 based on an in 40A Position indicated by an arrow. A comparison of 40B and 35B shows that the doping concentration in the semiconductor device according to the seventh embodiment due to the buried n + layer 30 is higher than the semiconductor device according to the sixth embodiment.

41 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen der VB-Elektrode 128 und der Source-Elektrode 114 mittels Kurzschließens der mit der Gateelektrode 116a verbundenen Elektrode 116aa und der Sourceelektrode 114 durch das Anlegen einer Spannung von ungefähr 15V zwischen die VB-Elektrode 128 und die Drainelektrode 119 bezogen auf die Struktur von 40A zeigt. Wie 36 zeigt 41 ein elektrisches Feld an der Si-Oberfläche, ein elektrisches Feld an dem tiefen Übergang n/p--Substrat und ein elektrisches Feld an dem tiefen Übergang vergrabene n-Schicht/p--Substrat. Ein Vergleich von 41 und 36 zeigt, dass die Eigenschaften des elektrischen Feldes bei der Halbleitervorrichtung gemäß der siebten Ausführungsform ähnlich zu jenen der Halblei tervorrichtung gemäß der sechsten Ausführungsform sind. Kurz gesagt, wie bei der Halbleitervorrichtung gemäß der sechsten Ausführungsform sind bei der Halbleitervorrichtung gemäß der siebten Ausführungsform ebenso die elektrischen Feldstärken an den Maxima E3 und E5 in 41 kleiner als die elektrischen Feldstärken an den Maxima E2 und E3 in 71. Deshalb kann die VB-Source-Spannung, die zu einer kritischen elektrischen Feldstärke führt, stärker erhöht werden als bei der bekannten Halbleitervorrichtung, wodurch ein Anwachsen der Durchbruchsspannung der Halbleitervorrichtung erzielt wird. 41 is a diagram showing the electric fields when applying a high voltage between the VB electrode 128 and the source electrode 114 by short-circuiting with the gate electrode 116a connected electrode 116AA and the source electrode 114 by applying a voltage of about 15V between the VB electrode 128 and the drain electrode 119 related to the structure of 40A shows. As 36 shows 41 an electric field at the Si surface, an electric field at the deep junction n / p - substrate, and an electric field at the deep junction buried n-layer / p - substrate. A comparison of 41 and 36 shows that the characteristics of the electric field in the semiconductor device according to the seventh embodiment are similar to those of the semiconductor device according to the sixth embodiment. In short, as in the semiconductor device according to the sixth embodiment, in the semiconductor device according to the seventh embodiment as well, the electric field strengths at the maxima E3 and E5 in FIG 41 less than the electric field strengths the maxima E2 and E3 in 71 , Therefore, the VB source voltage resulting in a critical electric field strength can be more increased than in the conventional semiconductor device, thereby achieving an increase in the breakdown voltage of the semiconductor device.

42 zeigt die Potentialverteilung (Äquipotentiallinien) und die Stromverteilung beim Anlegen einer Hochspannung zwischen die VB-Elektrode 128 und die Sourceelektrode 114 bezogen auf die Struktur von 40A. Ein Vergleich von 42 und 72 zeigt, dass die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E1 viel kleiner bei der Struktur von 40A ist als bei der bekannten Halbleitervorrichtung aufgrund der zusätzlichen vergrabenen n-Schicht 29. Folglich wird der Abstand zwischen benachbarten Äquipotentiallinien an dem Abschnitt des Maximums E1 größer und die elektrische Feldstärke an dem Abschnitt des Maximums E1 wird kleiner. Als Folge der Verringerung der Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E1 wird der Abstand zwischen benachbarten Äquipotentiallinien an dem Abschnitt des Maximums E2 größer und die elektrische Feldstärke an dem Abschnitt des Maximums E2 wird kleiner. Als Folge der Vergrößerung des Abstands zwischen Äquipotentiallinien an dem Abschnitt des Maximums E2 wird die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E3 ebenfalls kleiner. Folglich wird der Abstand zwischen benachbarten Äquipotentiallinien an dem Abschnitt des Maximums E3 ebenfalls größer und die elektrische Feldstärke an dem Abschnitt des Maximums E3 wird ebenfalls kleiner. 42 shows the potential distribution (equipotential lines) and the current distribution when applying a high voltage between the VB electrode 128 and the source electrode 114 related to the structure of 40A , A comparison of 42 and 72 shows that the curvature of the equipotential lines at the portion of the maximum E1 is much smaller in the structure of 40A is than in the conventional semiconductor device due to the additional buried n-layer 29 , As a result, the distance between adjacent equipotential lines becomes larger at the portion of the maximum E1, and the electric field intensity at the portion of the maximum E1 becomes smaller. As a result of reducing the curvature of the equipotential lines at the portion of the maximum E1, the distance between adjacent equipotential lines at the portion of the maximum E2 becomes larger and the electric field strength at the portion of the maximum E2 becomes smaller. As a result of increasing the distance between equipotential lines at the portion of the maximum E2, the curvature of the equipotential lines at the portion of the maximum E3 also becomes smaller. Consequently, the distance between adjacent equipotential lines at the portion of the maximum E3 also becomes larger and the electric field strength at the portion of the maximum E3 also becomes smaller.

Auf diese Weise wird bei der Halbleitervorrichtung gemäß der siebten Ausführungsform die vergrabene n+-Schicht 30 in der vergrabenen n-Schicht 29 dergestalt ausgebildet, dass die Bedin gung L6<L4 erfüllt ist. Beim Anlegen einer Sperrspannung an das p--Substrat 200, die n-Dotierungsregion 121, die vergrabene n+-Schicht 30, und die vergrabene n-Schicht 29 werden folglich eine Verarmungsschicht, die sich in der n-Dotierungsregion 121 ausbreitet und eine Verarmungsschicht, die sich in der vergrabenen n-Schicht 29 ausbreitet an einer gekrümmten Oberfläche der vergrabenen n-Schicht 29 miteinander verbunden. Auch ist die Weite der Verarmungsschicht, die sich in der vergrabenen n-Schicht 29 ausbreitet, größer als die Weite einer Verarmungsschicht, die sich in der vergrabenen n+-Schicht 30 ausbreitet, wenn L6=L4 gilt. Dies verringert die elektrischen Felder aus wirksamere Weise als wie wenn L6=L4 gilt, was ein Anwachsen der Übergangs-Durchbruchsspannung gestattet.In this way, in the semiconductor device according to the seventh embodiment, the buried n + layer becomes 30 in the buried n-layer 29 formed such that the condition L6 <L4 is satisfied. When applying a blocking voltage to the p - substrate 200 , the n-type doping region 121 , the buried n + layer 30 , and the buried n-layer 29 thus become a depletion layer located in the n-type dopant region 121 spreads and a depletion layer, which is in the buried n-layer 29 propagates on a curved surface of the buried n-layer 29 connected with each other. Also, the width of the depletion layer that is in the buried n-layer 29 spreads, larger than the width of a depletion layer, located in the buried n + layer 30 spreads when L6 = L4 holds. This reduces the electric fields more effectively than when L6 = L4, allowing for an increase of the junction breakdown voltage.

Bei der Halbleitervorrichtung gemäß der siebten Ausführungsform, bei der die vergrabene n+-Schicht 30 in der vergrabenen n-Schicht 29 ausgebildet ist, ist weiterhin der Basiswiderstand eines parasitären p-n-p-Bipolartransistors, der aus einer p-n-p-Struktur resultiert, welche sich aus dem p--Substrat 200, der n-Dotierungsregion 121, der vergrabenen n-Schicht 29, der vergrabenen n+-Schicht 30 und der p-Wanne 131 zusammensetzt, stärker verringert als bei der Halbleitervorrichtung gemäß der sechsten Ausführungsform, bei der die vergrabene n+-Schicht 30 nicht ausgebildet ist. Somit ist der Betrieb des parasitären p-n-p-Bipolartransistors sogar in dem Falle negativer Schwankungen der hochspannungsseitig schwebenden Offsetspannung VS während des Regenerierungszeitraum unterdrückt. Dies gestattet gegenüber der Halbleitervorrichtung gemäß der sechsten Ausführungsform ein Anwachsen des Absolutwerts der Betriebsaufnahmespannung eines parasitären Thyristors, der aus einer p-n-p-n-Struktur resultiert, welche sich aus dem p--Substrat 200, der n-Dotierungsregion 121, der vergrabenen n-Schicht 29, der vergrabenen n+-Schicht 30, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt, was wiederum ein Anwachsen der Widerstandsfähigkeit des CMOS 12 gegenüber einem Latch-Up-Ausfall erlaubt.In the semiconductor device according to the seventh embodiment, in which the buried n + layer 30 in the buried n-layer 29 is further formed, the base resistance of a parasitic pnp bipolar transistor, which results from a pnp structure, which consists of the p - substrate 200 , the n-doping region 121 , the buried n-layer 29 , the buried n + layer 30 and the p-tub 131 composed, more reduced than in the semiconductor device according to the sixth embodiment, wherein the buried n + layer 30 is not formed. Thus, the operation of the parasitic pnp bipolar transistor is suppressed even in the case of negative fluctuations of the high-voltage side floating offset voltage VS during the regeneration period. This allows an increase in the absolute value of the operating pickup voltage of a parasitic thyristor resulting from a pnpn structure resulting from the p - substrate as compared to the semiconductor device according to the sixth embodiment 200 , the n-doping region 121 , the buried n-layer 29 , the buried n + layer 30 , the p-tub 131 and the n + source region 133 which, in turn, increases CMOS resilience 12 allowed against a latch-up failure.

Während die Erfindung gemäß der siebten Ausführungsform mit einem n-Kanal-MOSFET hoher Durchbruchsspannung als Beispiel beschrieben wurde, ist die Erfindung ebenfalls anwendbar auf einen p-Kanal-MOSFET hoher Durchbruchsspannung, einen n-Kanal-IGBT oder einen p-Kanal-IGBT.While the Invention according to the seventh embodiment with a high breakdown voltage n-channel MOSFET as an example has been described, the invention is also applicable to a p-channel MOSFET high breakdown voltage, an n-channel IGBT or a p-channel IGBT.

Darüber hinaus ist die Erfindung gemäß der siebten Ausführungsform ebenfalls anwendbar durch Kombination mit den Erfindungen gemäß der ersten bis dritten Ausführungsform. Bei Kombination mit der Erfindung gemäß der ersten Ausführungsform sind beispielsweise die vergrabene n+-Schicht 20 in 1 oder die vergrabene n-Schicht 21 in 6 und die vergrabene n-Schicht 29 in 38 miteinander an der Bodenfläche der n-Dotierungsregion 121 verbunden.Moreover, the invention according to the seventh embodiment is also applicable by combination with the inventions according to the first to third embodiments. In combination with the invention according to the first embodiment, for example, the buried n + layer 20 in 1 or the buried n-layer 21 in 6 and the buried n-layer 29 in 38 with each other at the bottom surface of the n-type impurity region 121 connected.

Achte AusführungsformEighth embodiment

Die Erfindungen gemäß der ersten bis dritten Ausführungsform sind ebenfalls anwendbar auf den niederspannungsseitig treibenden Abschnitt der Leistungsvorrichtungs-Treibervorrichtung.The Inventions according to the first to third embodiment are also applicable to the low voltage side driving Section of the Power Device Driver Device.

43 ist eine Querschnittsansicht des Aufbaus des niederspannungsseitig treibenden Abschnitts 102 gemäß einer achten Ausführungsform dieser Erfindung. Dies ist ein Fall, in dem die Erfindung gemäß der dritten Ausführungsform auf den niederspannungsseitig treibenden Abschnitt 102 angewendet wird. Die p+-Drainregion 122 des pMOSFET und die n+-Drainregion 137 des nMOS-FET sind mit dem LO-Anschluss verbunden. Die p+-Sourceregion 126 des pMOSFET ist mit dem VCC-Anschluss verbunden. Die n+-Sourceregion 133 des nMOSFET ist mit dem COM-Anschluss verbunden. Die vergrabene n+-Schicht 23 ist in Kontakt zu der Bodenfläche der n+-Dotierungsregion 121 in dem p--Substrat 200 ausgebildet. Die vergrabene n-Schicht 24 ist dergestalt ausgebildet, dass sie den Umfang der vergrabenen n+-Schicht 23 bedeckt, während sie in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in dem p--Substrat 200 steht. 43 FIG. 12 is a cross-sectional view of the structure of the low-voltage side driving portion. FIG 102 according to an eighth embodiment of this invention. This is a case where the invention according to the third embodiment is applied to the low-voltage side driving portion 102 is applied. The p + drain region 122 of the pMOSFET and the n + drain region 137 of the nMOS FET are connected to the LO port. The p + source region 126 The pMOSFET is connected to the VCC connector connected. The n + source region 133 of the nMOSFET is connected to the COM port. The buried n + layer 23 is in contact with the bottom surface of the n + doping region 121 in the p - substrate 200 educated. The buried n-layer 24 is formed to be the circumference of the buried n + layer 23 covered while in contact with the bottom surface of the n-type doping region 121 in the p - substrate 200 stands.

In dem niederspannungsseitig treibenden Abschnitt 102 gibt es einen parasitären Thyristor, der aus einer p-n-p-n-Struktur resultiert, die sich aus der p+-Drainregion 122, der n-Dotierungsregion 121, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt. Beim Anlegen einer Überspannung, die höher als die VCC-Spannung ist, an den LO-Anschluss fließen folglich Löcher von der p+-Drainregion 122, die mit dem LO-Anschluss verbunden ist, in die n-Dotierungsregion 121. Der Löcherstrom fließt dann in die p-Wanne 131 und verursacht das Arbeiten eines parasitären n-p-n-Bipolartransistors, der sich aus der n-Dotierungsregion 121, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt, und eines parasitären p-n-p-Bipolartransistors, der sich aus der p+-Drainregion 122, der n-Dotierungsregion 121 und der p-Wanne 131 zusammensetzt, was möglicherweise einen Latch-Up in dem oben erwähnten parasitären Thyristor hervorruft.In the low-voltage side driving section 102 There is a parasitic thyristor resulting from a pnpn structure resulting from the p + drain region 122 , the n-doping region 121 , the p-tub 131 and the n + source region 133 composed. Thus, when an overvoltage higher than the VCC voltage is applied to the LO terminal, holes will flow from the p + drain region 122 connected to the LO terminal into the n-type impurity region 121 , The hole current then flows into the p-well 131 and causes working of a parasitic npn bipolar transistor resulting from the n-type doping region 121 , the p-tub 131 and the n + source region 133 and a parasitic pnp bipolar transistor resulting from the p + drain region 122 , the n-doping region 121 and the p-tub 131 which possibly causes a latch-up in the above-mentioned parasitic thyristor.

Im Gegensatz dazu ist bei der Halbleitervorrichtung gemäß der achten Ausführungsform, bei der die vergrabene n+-Schicht 23 und die vergrabene n-Schicht 24 in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 ausgebildet sind, der Basiswiderstand des obigen parasitären p-n-p-Bipolartransistors verringert. Somit ist der Betrieb des obigen parasitären p-n-p-Bipolartransistors sogar beim Anlegen einer Überspannung an den LO-Anschluss, die höher als die VCC-Spannung ist, unterdrückt, wodurch ein Latch-Up in dem obigen parasitären Thyristor unterdrückt wird.In contrast, in the semiconductor device according to the eighth embodiment, in which the buried n + layer 23 and the buried n-layer 24 in contact with the bottom surface of the n-type impurity region 121 are formed, the base resistance of the above parasitic pnp bipolar transistor is reduced. Thus, the operation of the above parasitic pnp bipolar transistor is suppressed even when an overvoltage is applied to the LO terminal higher than the VCC voltage, thereby suppressing a latch-up in the above parasitic thyristor.

Darüber hinaus kann bei der Struktur (43), in der die Erfindung gemäß der dritten Ausführungsform auf den niederspannungsseitig treibenden Abschnitt 102 angewendet wird, die Übergangs-Durchbruchsspannung stärker erhöht werden als bei einer Struktur, bei der die Erfindung gemäß der ersten Ausführungsform auf den niederspannungsseitig treibenden Abschnitt 102 angewendet wird, aus den gleichen Gründen, wie sie bei der dritten Ausführungsform beschrieben wurden.In addition, in the structure ( 43 ), in which the invention according to the third embodiment on the low-voltage side driving section 102 is applied, the junction breakdown voltage is increased more than a structure in which the invention according to the first embodiment on the low-voltage side driving section 102 is applied, for the same reasons as described in the third embodiment.

Neunte AusführungsformNinth embodiment

44 ist eine Querschnittsansicht eines vereinfachten Aufbaus des CMOS-Teils bei einer Halbleitervorrichtung gemäß einer neunten Ausführungsform dieser Erfindung, entsprechend 2A. Anstelle der vergrabenen n+-Schicht 20 bei der Halbleitervorrichtung gemäß der ersten Ausführungsform ist eine n+-Dotierungsregion (hier im folgenden als "vergrabene n+-Schicht" bezeichnet) 31 mit einer Dotierungskonzentration ausgebildet, die höher ist als jene der vergrabenen n+-Schicht 20. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n+-Schicht 31 in der Größenordnung von 1018cm-3. 44 FIG. 12 is a cross-sectional view of a simplified structure of the CMOS part in a semiconductor device according to a ninth embodiment of this invention, corresponding to FIG 2A , Instead of the buried n + layer 20 in the semiconductor device according to the first embodiment, an n + -type doping region (hereinafter referred to as "buried n + -layer") 31 with a doping concentration higher than that of the buried n + layer 20 , For example, the maximum value of the doping concentration is the buried n + layer 31 in the order of 10 18 cm -3 .

Die vergrabene n+-Schicht 31 ist in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in dem p--Substrat 200 ausgebildet und erstreckt sich vollständig unterhalb der in der Deckfläche der p-Wanne 131 ausgebildeten n+-Sourceregion 133. Wenn "X" die Breite der vergrabenen n+-Schicht 31 ist und "Y" die Breite der p-Wanne 131 ist, gilt in dem Beispiel von 44 der Zusammenhang X>Y.The buried n + layer 31 is in contact with the bottom surface of the n-type impurity region 121 in the p - substrate 200 formed and extends completely below that in the top surface of the p-well 131 trained n + -sourceregion 133 , If "X" is the width of the buried n + layer 31 and "Y" is the width of the p-well 131 is true in the example of 44 the relationship X> Y.

Der vereinfachte Aufbau des CMOS-Teils bei der bekannten Halbleitervorrichtung, die in 60 gezeigt ist, bei der die vergrabene n+-Schicht 31 zusätzlich unter der n-Dotierungsregion 121 ausgebildet ist, ist der Aufbau der Halbleitervorrichtung gemäß der neunten Ausführungsform. 45 ist ein Diagramm, das die Korrelation zwischen (X-Y), was die Beziehung zwischen den Breiten X und Y in 44 bezeichnet, und der Betriebsaufnahmespannung eines parasitären p-n-p-n-Thyristors zeigt beim Anlegen der negativen VS-Spannung an die VS-Elektrode bezogen auf die Struktur von 60, bei der die vergrabene n+-Schicht 31 zusätzlich ausgebildet ist. Dieser parasitäre p-n-p-n-Thyristor resultiert aus einer p-n-p-n-Struktur, die sich aus dem p--Substrat 200, der n-Dotierungsregion 121, der vergrabenen n+-Schicht 31, der p-Wanne 131 und der n+-Sourceregion 133 zu sammensetzt. Die Abszisse des in 45 gezeigten Diagramms bezeichnet den Wert (X-Y) und die Vertikalachse zeigt einen Wert, der durch Multiplizieren der negativen VS-Spannung bei der Aufnahme des Betriebs des parasitären p-n-p-n-Thyristors mit –1 erhalten wird (nämlich dem Absolutwert der negativen VS-Spannung).The simplified structure of the CMOS part in the conventional semiconductor device disclosed in 60 is shown at the buried n + layer 31 additionally under the n-type doping region 121 is formed, the structure of the semiconductor device according to the ninth embodiment. 45 is a graph that shows the correlation between (XY), what the relationship between the widths X and Y in 44 and the operating pick-up voltage of a parasitic pnpn thyristor shows when applying the negative VS voltage to the VS electrode based on the structure of 60 in which the buried n + layer 31 is additionally formed. This parasitic pnpn thyristor results from a pnpn structure resulting from the p - substrate 200 , the n-doping region 121 , the buried n + layer 31 , the p-tub 131 and the n + source region 133 to sammensetzt. The abscissa of in 45 is the value (XY) and the vertical axis shows a value obtained by multiplying the negative VS voltage at the time of commencement of operation of the parasitic pnpn thyristor by -1 (namely, the absolute value of the negative VS voltage).

In dem in 45 gezeigten Diagramm ist gezeigt, dass mit dem Anwachsen des Wertes von (X-Y) der Absolutwert der negativen VS-Spannung für die Aufnahme des Betriebs des parasitären p-n-p-n-Thyristor ebenfalls anwächst. Es ist deshalb gezeigt, dass sobald die Breite X der vergrabenen n+-Schicht 31 anwächst, die Widerstandsfähigkeit des CMOS 12 bezüglich eines Latch-Ups bezogen auf negative Schwankungen der hochspannungsseitig schwebenden Offsetspannung VS anwächst.In the in 45 As shown in the diagram, as the value of (XY) increases, the absolute value of the negative VS voltage for picking up the operation of the parasitic pnpn thyristor also increases. It is therefore shown that as soon as the width X of the buried n + layer 31 increases the resilience of the CMOS 12 with respect to a latch-up with respect to negative fluctuations of the high voltage side floating offset voltage VS increases.

46 ist ein Diagramm, das die Werte der durch die Bulk-Elektrode, die pMOS-Sourceelektrode und die nMOS-Sourceelektrode fließenden Ströme zeigt beim Anlegen der negativen VS-Spannung an die VS-Elektrode bezogen auf die Struktur von 60, bei der die vergrabene n+-Schicht 31 zusätzlich ausgebildet ist. In 46 ist gezeigt, dass der durch die nMOS-Sourceelektrode fließende Strom nahezu gleich dem durch die pMOS-Sourceelektrode fließenden Strom wird, wenn die negative VS-Spannung ungefähr –150V ist. 46 FIG. 15 is a graph showing the values of the currents flowing through the bulk electrode, the pMOS source electrode, and the nMOS source electrode upon application of the negative VS voltage to the VS electrode with respect to the structure of FIG 60 in which the buried n + layer 31 is additionally formed. In 46 It is shown that the current flowing through the nMOS source electrode becomes nearly equal to the current flowing through the pMOS source electrode when the negative VS voltage is about -150V.

47 zeigt die Stromverteilung, wenn die negative VS-Spannung in 46 –140V ist. Es ist gezeigt, dass der Strom nicht durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung –140V ist, so dass ein Betrieb des obigen parasitären p-n-p-n-Thyristors nicht verursacht wird. 47 shows the current distribution when the negative VS voltage in 46 -140V is. It is shown that the current does not flow through the nMOS source electrode when the negative VS voltage is -140V, so that operation of the above parasitic pnpn thyristor is not caused.

48 zeigt die Stromverteilung, wenn die negative VS-Spannung in 46 –150V beträgt. Es ist gezeigt, dass der Strom durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung gleich –150V ist, was den Betrieb des obigen parasitären p-n-p-n-Thyristors verursacht. 48 shows the current distribution when the negative VS voltage in 46 -150V is. It is shown that the current flows through the nMOS source electrode when the negative VS voltage is -150V, causing the operation of the above parasitic pnpn thyristor.

Wie oben erwähnt, wächst mit dem Anwachsen der Breite X der vergrabenen n+-Schicht 31 die Latch-Up-Widerstandsfähigkeit des CMOS 12 bezogen auf negative Schwankungen der hochspannungsseitig schwebenden Offsetspannung VS. Ein zu starkes Anwachsen der Breite X wird jedoch zu einem Anwachsen des Bereichs (ungültiger Bereich) führen, in dem ein aktives Element, wie zum Beispiel ein nMOS nicht auf einer Waferoberfläche ausgebildet werden kann, was zu einem Anwachsen der Chipgröße und einem Anwachsen der Kosten führt.As mentioned above, as the width X of the buried n + layer increases, it increases 31 the latch-up resistance of the CMOS 12 based on negative variations of the high-voltage side floating offset voltage VS. However, an excessive increase in the width X will result in an increase in the area (invalid area) in which an active element such as nMOS can not be formed on a wafer surface, resulting in an increase in chip size and an increase in cost leads.

Bei dem Beispiel von 49 ist die Breite X der vergrabenen n+-Schicht 31 groß, so dass die vergrabene n+-Schicht 31 im wesentlichen nach rechts über eine rechte Seitenfläche der p-Wanne 131 übersteht. Dies resultiert in einem vergrößerten ungültigen Bereich und einer vergrößerten Chipgröße.In the example of 49 is the width X of the buried n + layer 31 big, leaving the buried n + layer 31 essentially to the right over a right side surface of the p-tub 131 survives. This results in an increased invalid area and an increased chip size.

In dem Beispiel von 50 ist andererseits die Breite X der vergrabenen n+-Schicht 31 verhältnismäßig klein, so dass die vergrabene n+-Schicht 31 lediglich unterhalb der p-Wanne 131 ausgebildet ist und nicht nach rechts über die rechte Seitenfläche der p-Wanne 131 übersteht. Dies resultiert in einer kleineren ungültigen Fläche als bei der Struktur von 49 und somit in einer kleineren Chipgröße. Darüber hinaus ist die unterhalb der p-Wanne 131 ausgebildete vergrabene n+-Schicht 31 dergestalt ausgebildet, dass sie eine Region unterhalb der in der p-Wanne 131 ausgebildeten n+-Sourceregion 133 vollständig einschließt (d.h. zuverlässig abdeckt), was die Wirkung der verbesserten Latch-Up-Widerstandsfähigkeit aufrechterhält.In the example of 50 On the other hand, the width X is the buried n + layer 31 relatively small, so that the buried n + layer 31 just below the p-tub 131 is formed and not to the right over the right side surface of the p-well 131 survives. This results in a smaller invalid area than in the structure of 49 and thus in a smaller chip size. In addition, the below the p-tub 131 formed buried n + layer 31 designed to have a region below that in the p-well 131 trained n + -sourceregion 133 completely (ie, reliably covering), which maintains the effect of improved latch-up resistance.

Zum Vergleich mit 44 zeigt 51 die Struktur von 44, bei der anstelle der vergrabenen n+-Schicht 31 eine vergrabene n+-Schicht 32 ausgebildet ist. Die vergrabene n+-Schicht 32 ist in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 ausgebildet, erstreckt sich aber nicht unterhalb der n+-Sourceregion 133 des nMOSFET, sondern unterhalb der p+-Sourceregion 126 und der Gateregion des pMOSFET.For comparison with 44 shows 51 the structure of 44 in which instead of the buried n + layer 31 a buried n + layer 32 is trained. The buried n + layer 32 is in contact with the bottom surface of the n-type impurity region 121 formed, but does not extend below the n + -Sourceregion 133 of the nMOSFET but below the p + source region 126 and the gate region of the pMOSFET.

52 ist ein Diagramm, das die Werte der durch die Bulk-Elektrode, die pMOS-Sourceelektrode und die nMOS-Sourceelektrode fließenden Ströme zeigt beim Anlegen der negativen VS-Spannung an die VS-Elektrode bezogen auf die Struktur von 60, bei der die vergrabene n+-Schicht 32 zusätzlich ausgebildet ist. In 52 ist gezeigt, dass der durch die nMOS-Sourceelektrode fließende Strom nahezu gleich dem durch die pMOS-Sourceelektrode fließenden Strom wird, wenn die negative VS-Spannung ungefähr –40V ist. 52 FIG. 15 is a graph showing the values of the currents flowing through the bulk electrode, the pMOS source electrode, and the nMOS source electrode upon application of the negative VS voltage to the VS electrode with respect to the structure of FIG 60 in which the buried n + layer 32 is additionally formed. In 52 It is shown that the current flowing through the nMOS source electrode becomes nearly equal to the current flowing through the pMOS source electrode when the negative VS voltage is about -40V.

53 zeigt die Stromverteilung, wenn die negative VS-Spannung in 52 gleich –17V ist. Es ist gezeigt, dass der Strom nicht durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung gleich –17V ist, so dass ein Betrieb des obigen parasitären p-n-p-n-Thyristors nicht verursacht wird. 53 shows the current distribution when the negative VS voltage in 52 is equal to -17V. It is shown that the current does not flow through the nMOS source electrode when the negative VS voltage is -17V, so that operation of the above parasitic pnpn thyristor is not caused.

54 zeigt die Stromverteilung, wenn die negative VS-Spannung in 52 gleich –40V ist. Es ist gezeigt, dass durch die nMOS-Sourceelektrode ein Strom fließt, wenn die negative VS-Spannung gleich –40V ist, wodurch ein Betrieb des obigen parasitären p-n-p-n-Thyristors verursacht wird. 54 shows the current distribution when the negative VS voltage in 52 is equal to -40V. It is shown that current flows through the nMOS source when the negative VS voltage is -40V, causing operation of the above parasitic pnpn thyristor.

Die Berücksichtigung der in 52 bis 54 gezeigten Ergebnisse zeigt, dass die durch das zusätzliche Ausbilden der vergrabenen n+-Schicht 32 erhaltene Latch-Up-Widerstandsfähigkeit nahezu die gleiche wie bei der bekannten Halbleitervorrichtung (siehe 61) ist, bei der die vergrabene n+-Schicht 32 nicht ausgebildet ist, und deshalb die zusätzliche vergrabene n+-Schicht 32 nicht wirksam ist.The consideration of in 52 to 54 shown results that by the additional formation of the buried n + layer 32 Latch-up resistance obtained is almost the same as in the conventional semiconductor device (see 61 ) is where the buried n + layer 32 is not formed, and therefore the additional buried n + layer 32 is not effective.

Dies bedeutet, die Latch-Up-Widerstandsfähigkeit des CMOS 12 bezüglich negativer Schwankungen der hochspannungsseitig schwebenden Offsetspannung VS wird nicht durch die sich unterhalb der p+-Sourceregion 126 und der Gateregion des pMOSFET ausbreitende vergrabene n+-Schicht 32 wirkungsvoll erhöht, sondern durch die sich unterhalb der n+-Sourceregion 133, die in der Deckfläche der p-Wanne 131 ausgebildet ist, erstreckende vergrabene n+-Schicht 31.This means the latch-up resistance of the CMOS 12 with respect to negative fluctuations of the high voltage side floating offset voltage VS is not affected by the below the p + source region 126 and the gate region of the pMOSFET propagating buried n + layer 32 effectively increased, but through the below the n + -Sourceregion 133 lying in the top surface of the p-tub 131 is formed, extending buried n + layer 31 ,

Claims (10)

Halbleitervorrichtung zum Treiben einer Schaltvorrichtung (51), welche eine erste Elektrode, eine zweite Elektrode und eine Steuerelektrode beinhaltet, mit: einem ersten Anschluss (VS), der mit der ersten Elektrode verbunden ist, einem zweiten Anschluss (VB), der mit der ersten Elektrode über ein Kapazitätselement (C1) verbunden ist, einem Halbleitersubstrat (200) eines ersten Leitungstyps, einer ersten Dotierungsregion (121) eines zweiten Leitungstyps, die in einer Hauptoberfläche des Halbleitersubstrats ausgebildet ist und eine erste Dotierungskonzentration aufweist, einer zweiten Dotierungsregion (131) des ersten Leitungstyps, die in einer Hauptoberfläche der ersten Dotierungsregion ausgebildet ist, einem ersten Transistor, der eine Source/Drain-Region (133) des zweiten Leitungstyps beinhaltet, wobei die Source/Drain-Region in einer Hauptoberfläche der zweiten Dotierungsregion ausgebildet ist und mit dem ersten Anschluss verbunden ist, einem zweiten Transistor, der eine Source/Drain-Region (126) des ersten Leitungstyps beinhaltet, wobei die Source/Drain-Region des zweiten Transistors in der Hauptoberfläche der ersten Dotierungsregion ausgebildet ist und mit dem zweiten Anschluss verbunden ist, und einer dritten Dotierungsregion (20) des zweiten Leitungstyps, die in dem Halbleitersubstrat ausgebildet ist, wobei die dritte Dotierungsregion in Kontakt zu einer Bodenfläche der ersten Dotierungsregion steht.Semiconductor device for driving a switching device ( 51 ) including a first electrode, a second electrode and a control electrode, comprising: a first terminal (VS), which is connected to the first electrode, a second terminal (VB), which is connected to the first electrode via a capacitance element (C1), a semiconductor substrate ( 200 ) of a first conductivity type, a first doping region ( 121 ) of a second conductivity type formed in a main surface of the semiconductor substrate and having a first doping concentration, a second doping region (US Pat. 131 ) of the first conductivity type formed in a main surface of the first impurity region, a first transistor having a source / drain region ( 133 ) of the second conductivity type, wherein the source / drain region is formed in a main surface of the second doping region and connected to the first terminal, a second transistor having a source / drain region ( 126 ) of the first conductivity type, wherein the source / drain region of the second transistor is formed in the main surface of the first doping region and connected to the second terminal, and a third doping region (FIG. 20 ) of the second conductivity type formed in the semiconductor substrate, the third doping region being in contact with a bottom surface of the first doping region. Halbleitervorrichtung nach Anspruch 1 bei der die dritte Dotierungsregion beinhaltet: eine Dotierungsregion hoher Konzentration (23) des zweiten Leitungstyps, die in dem Halbleitersubstrat ausgebildet ist, wobei die Dotierungsregion hoher Konzentration in Kontakt zu der Bodenfläche der ersten Dotierungsregion steht und eine zweite Do tierungskonzentration aufweist, die höher ist als die erste Dotierungskonzentration, und eine Dotierungsregion niedriger Konzentration (24) des zweiten Leitungstyps, die in dem Halbleitersubstrat ausgebildet ist, wobei die Dotierungsregion niedriger Konzentration den Umfang der Dotierungsregion hoher Konzentration abdeckt, während sie in Kontakt zu der Bodenfläche der ersten Dotierungsregion steht und eine dritte Dotierungskonzentration aufweist, die niedriger als die zweite Dotierungskonzentration ist.A semiconductor device according to claim 1, wherein said third impurity region includes: a high concentration impurity region ( 23 ) of the second conductivity type formed in the semiconductor substrate, wherein the high concentration impurity region is in contact with the bottom surface of the first impurity region and has a second doping concentration higher than the first impurity concentration, and a low concentration impurity region ( 24 ) of the second conductivity type formed in the semiconductor substrate, the low concentration doping region covering the periphery of the high concentration impurity region while being in contact with the bottom surface of the first impurity region and having a third impurity concentration lower than the second impurity concentration. Halbleitervorrichtung mit: einem Halbleitersubstrat (200) eines ersten Leitungstyps, einer ersten Elektrode (145) und einer zweiten Elektrode (142), die auf einer Hauptoberfläche des Halbleitersubstrats ausgebildet sind, einer ersten Dotierungsregion (144b) des ersten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrats ausgebildet ist, wobei die erste Dotierungsregion mit der ersten Elektrode verbunden ist, einer zweiten Dotierungsregion (121) eines zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrats ausgebildet ist, wobei die zweite Dotierungsregion mit der zweiten Elektrode verbunden ist, einer dritten Dotierungsregion (143) des zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrats ausgebildet ist, wobei die dritte Dotierungsregion einen Abschnitt aufweist, der zwischen eine Seitenfläche der ersten Dotierungsregion und eine Seitenfläche der zweiten Dotierungsregion gefügt ist, und einer vierten Dotierungsregion (26) des zweiten Leitungstyps, die in Kontakt zu einer Bodenfläche der zweiten Dotierungsregion ausgebildet ist, wobei die vierte Dotierungsregion in dem Halbleitersubstrat derart ausgebildet ist, dass sie nicht die Seitenfläche der zweiten Dotierungsregion zu der Seite der ersten Dotierungsregion hin überragt.A semiconductor device comprising: a semiconductor substrate ( 200 ) of a first conductivity type, a first electrode ( 145 ) and a second electrode ( 142 ) formed on a main surface of the semiconductor substrate, a first doping region (FIG. 144b ) of the first conductivity type formed in the main surface of the semiconductor substrate, the first doping region being connected to the first electrode, a second doping region (US Pat. 121 ) of a second conductivity type formed in the main surface of the semiconductor substrate, the second doping region being connected to the second electrode, a third doping region (US Pat. 143 ) of the second conductivity type formed in the main surface of the semiconductor substrate, the third impurity region having a portion interposed between a side surface of the first impurity region and a side surface of the second impurity region and a fourth impurity region (US Pat. 26 ) of the second conductivity type formed in contact with a bottom surface of the second impurity region, wherein the fourth impurity region is formed in the semiconductor substrate such that it does not project beyond the side surface of the second impurity region toward the first impurity region side. Halbleitervorrichtung nach Anspruch 3, die weiterhin eine fünfte Dotierungsregion (27) eines zweiten Leitungstyps aufweist, welche in der vierten Dotierungsregion derart ausgebildet ist, dass sie eine Seitenfläche der vierten Dotierungsregion nicht zu einer Seite der dritten Dotierungsregion hin überragt, wobei die fünfte Dotierungsregion eine erste Dotierungskonzentration aufweist, die höher als eine zweite Dotierungskonzentration der vierten Dotierungsregion ist.A semiconductor device according to claim 3, further comprising a fifth impurity region ( 27 ) of a second conductivity type formed in the fourth impurity region such that it does not project beyond a side surface of the fourth impurity region toward a side of the third impurity region, the fifth impurity region having a first impurity concentration higher than a second impurity concentration of the fourth impurity region is. Halbleitervorrichtung mit: einem Halbleitersubstrat (200) eines ersten Leitungstyps, einer ersten Elektrode (119) und einer zweiten Elektrode (128), die auf einer Hauptoberfläche des Halbleitersubstrats ausgebildet sind, einer ersten Dotierungsregion (117) eines zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrats ausgebildet ist, wobei die erste Dotierungsregion mit der ersten Elektrode verbunden ist, einer zweiten Dotierungsregion (121) des zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrats ausgebildet ist, wobei die zweite Dotierungsregion von der ersten Dotierungsregion getrennt ist, die zweite Dotierungsregion mit der zweiten Elektrode verbunden ist und eine Seitenfläche aufweist, die einer Seitenfläche der ersten Dotierungsregion gegenüberliegt, und einer dritten Dotierungsregion (29) des zweiten Leitungstyps, die in dem Halbleitersubstrat ausgebildet ist, wobei die dritte Dotierungsregion in Kontakt zu einer Bodenfläche der zweiten Dotierungsregion ausgebildet ist und eine Seitenfläche aufweist, die nicht in Kontakt zu der Seitenfläche der ersten Dotierungsregion steht.A semiconductor device comprising: a semiconductor substrate ( 200 ) of a first conductivity type, a first electrode ( 119 ) and a second electrode ( 128 ) formed on a main surface of the semiconductor substrate, a first doping region (FIG. 117 ) of a second conductivity type formed in the main surface of the semiconductor substrate, the first doping region being connected to the first electrode, a second doping region (US Pat. 121 ) of the second conductivity type formed in the main surface of the semiconductor substrate, wherein the second impurity region is separated from the first impurity region, the second impurity region is connected to the second electrode and has a side surface facing a side surface of the first impurity region and a third one Doping region ( 29 ) of the second conductivity type formed in the semiconductor substrate, wherein the third impurity region is formed in contact with a bottom surface of the second impurity region and has a side surface that is not in contact with the side surface of the first impurity region. Halbleitervorrichtung nach Anspruch 5, die weiterhin eine vierte Dotierungsregion (30) des zweiten Leitungstyps aufweist, welche in der dritten Dotierungsregion derart ausgebildet ist, dass sie nicht irgendeine der Seitenflächen der zweiten und dritten Dotierungsregion zu der Seite der ersten Dotierungsre gion hin überragt, wobei die vierte Dotierungsregion eine erste Dotierungskonzentration aufweist, die höher als eine zweite Dotierungskonzentration der dritten Dotierungsregion ist.A semiconductor device according to claim 5, further comprising a fourth impurity region ( 30 ) of the second conductivity type formed in the third impurity region such that it does not have any of the side surfaces of the second and third ones Doping region projects beyond the side of the first doping region, wherein the fourth doping region has a first doping concentration which is higher than a second doping concentration of the third doping region. Halbleitervorrichtung zum Treiben einer Schaltvorrichtung (52), die eine erste Elektrode, eine zweite Elektrode und eine Steuerelektrode beinhaltet, wobei die Halbleitervorrichtung aufweist: einen ersten Anschluss (COM), der mit der ersten Elektrode verbunden ist, einen zweiten Anschluss (VCC), der mit der ersten Elektrode über ein Kapazitätselement (C2) verbunden ist, eine erste Dotierungsregion (121) eines ersten Leitungstyps mit einer ersten Dotierungskonzentration, eine zweite Dotierungsregion (131) eines zweiten Leitungstyps, die in einer Hauptoberfläche der ersten Dotierungsregion ausgebildet ist, einen ersten Transistor, der eine Source/Drain-Region (133) des ersten Leitungstyps beinhaltet, wobei die Source/Drain-Region in einer Hauptoberfläche der zweiten Dotierungsregion ausgebildet ist und mit dem ersten Anschluss verbunden ist, einen zweiten Transistor, der eine Source/Drain-Region (126) des zweiten Leitungstyps beinhaltet, wobei die Source/Drain-Region des zweiten Transistors in der Hauptoberfläche der ersten Dotierungsregion ausgebildet ist und mit dem zweiten Anschluss verbunden ist, und eine dritte Dotierungsregion (23, 24) des ersten Leitungstyps, die in Kontakt zu einer Bodenfläche der ersten Dotierungsregion ausgebildet ist.Semiconductor device for driving a switching device ( 52 ) including a first electrode, a second electrode, and a control electrode, the semiconductor device comprising: a first terminal (COM) connected to the first electrode; a second terminal (VCC) connected to the first electrode via a capacitive element (C2), a first doping region ( 121 ) of a first conductivity type having a first doping concentration, a second doping region ( 131 ) of a second conductivity type formed in a main surface of the first impurity region, a first transistor having a source / drain region ( 133 ) of the first conductivity type, wherein the source / drain region is formed in a main surface of the second doping region and connected to the first terminal, a second transistor having a source / drain region ( 126 ) of the second conductivity type, wherein the source / drain region of the second transistor is formed in the main surface of the first impurity region and connected to the second terminal, and a third impurity region (FIG. 23 . 24 ) of the first conductivity type formed in contact with a bottom surface of the first impurity region. Halbleitervorrichtung nach Anspruch 7, bei der die dritte Dotierungsregion beinhaltet: eine Dotierungsregion hoher Konzentration (23) des ersten Leitungstyps, die in Kontakt zu der Bodenfläche der ersten Dotierungsregion ausgebildet ist, wobei die Dotierungsregion hoher Konzentration eine zweite Dotierungskonzentration aufweist, die höher als die erste Dotierungskonzentration ist, und eine Dotierungsregion niedriger Konzentration (24) des ersten Leitungstyps, die dergestalt ausgebildet ist, dass sie den Umfang der Dotierungsregion hoher Konzentration abdeckt, während sie in Kontakt zu der Bodenfläche der ersten Dotierungsregion steht, wobei die Dotierungsregion niedriger Konzentration eine dritte Dotierungskonzentration aufweist, die niedriger als die zweite Dotierungskonzentration ist.A semiconductor device according to claim 7, wherein said third impurity region includes: a high concentration impurity region ( 23 ) of the first conductivity type formed in contact with the bottom surface of the first doping region, the high concentration doping region having a second doping concentration higher than the first doping concentration and a low concentration doping region ( 24 ) of the first conductivity type formed to cover the periphery of the high-concentration impurity region while being in contact with the bottom surface of the first impurity region, the low-concentration impurity region having a third impurity concentration lower than the second impurity concentration. Halbleitervorrichtung zum Treiben einer Schaltvorrichtung (51), welche eine erste Elektrode, eine zweite Elektrode und eine Steuerelektrode beinhaltet, wobei die Halbleitervorrichtung aufweist: einen ersten Anschluss (VS), der mit der ersten Elektrode verbunden ist, einen zweiten Anschluss (VB), der mit der ersten Elektrode über ein Kapazitätselement (C1) verbunden ist, ein Halbleitersubstrat (200) eines ersten Leitungstyps, eine erste Dotierungsregion (121) eines zweiten Leitungstyps, die in einer Hauptoberfläche des Halbleitersubstrats ausgebildet ist, eine zweite Dotierungsregion (131) des ersten Leitungstyps, die in einer Hauptoberfläche der ersten Dotierungsregion ausgebildet ist, einen ersten Transistor, der eine Source/Drain-Region (133) des zweiten Leitungstyps beinhaltet, wobei die Source/Drain-Region in einer Hauptoberfläche der zweiten Dotierungsregion ausgebildet ist und mit dem ersten Anschluss verbunden ist, einen zweiten Transistor, der eine Source/Drain-Region (126) des ersten Leitungstyps beinhaltet, wobei die Source/Drain-Region des zweiten Transistors in der Hauptoberfläche der ersten Dotierungsregion ausgebildet ist und mit dem zweiten Anschluss verbunden ist, und eine dritte Dotierungsregion (31) des zweiten Leitungstyps, die in dem Halbleitersubstrat ausgebildet ist, wobei die dritte Dotierungsregion zumindest eine Region unterhalb der Source/Drain-Region des ersten Transistors beinhaltet, während sie in Kontakt zu einer Bodenfläche der ersten Dotierungsregion steht und eine erste Dotierungskonzentration aufweist, die höher ist als eine zweite Dotierungskonzentration der ersten Dotierungsregion.Semiconductor device for driving a switching device ( 51 ) including a first electrode, a second electrode and a control electrode, the semiconductor device comprising: a first terminal (VS) connected to the first electrode; a second terminal (VB) connected to the first electrode via a capacitive element (C1), a semiconductor substrate ( 200 ) of a first conductivity type, a first doping region ( 121 ) of a second conductivity type formed in a main surface of the semiconductor substrate, a second doping region (US Pat. 131 ) of the first conductivity type formed in a main surface of the first impurity region, a first transistor having a source / drain region ( 133 ) of the second conductivity type, wherein the source / drain region is formed in a major surface of the second doping region and connected to the first terminal, a second transistor having a source / drain region (US Pat. 126 ) of the first conductivity type, wherein the source / drain region of the second transistor is formed in the main surface of the first doping region and connected to the second terminal, and a third doping region (FIG. 31 ) of the second conductivity type formed in the semiconductor substrate, the third doping region including at least a region below the source / drain region of the first transistor while being in contact with a bottom surface of the first doping region and having a first doping concentration higher is as a second doping concentration of the first doping region. Halbleitervorrichtung nach Anspruch 9, bei der die dritte Dotierungsregion lediglich unterhalb der zweiten Dotierungsregion ausgebildet ist.A semiconductor device according to claim 9, wherein the third doping region only below the second doping region is trained.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7385246B2 (en) * 2005-07-22 2008-06-10 Intersil Americas Inc. Depletable cathode low charge storage diode
JP2007242671A (en) * 2006-03-06 2007-09-20 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit
JP5055813B2 (en) * 2006-04-10 2012-10-24 富士電機株式会社 SOI lateral semiconductor device
JP4632068B2 (en) * 2008-05-30 2011-02-16 三菱電機株式会社 Semiconductor device
JP5487851B2 (en) * 2008-09-30 2014-05-14 サンケン電気株式会社 Semiconductor device
JP5045733B2 (en) * 2008-12-24 2012-10-10 株式会社デンソー Semiconductor device
JP5503897B2 (en) 2009-05-08 2014-05-28 三菱電機株式会社 Semiconductor device
CN103258851A (en) * 2012-02-15 2013-08-21 立锜科技股份有限公司 Isolation element and manufacturing method thereof
US9330922B2 (en) 2012-03-07 2016-05-03 Silicon Storage Technology, Inc. Self-aligned stack gate structure for use in a non-volatile memory array and a method of forming such structure
KR101941295B1 (en) * 2013-08-09 2019-01-23 매그나칩 반도체 유한회사 A semicondcutor device
JP6228428B2 (en) * 2013-10-30 2017-11-08 ルネサスエレクトロニクス株式会社 Semiconductor device
KR101975630B1 (en) * 2015-04-03 2019-08-29 매그나칩 반도체 유한회사 Semiconductor Structure having a Junction Field Effect Transistor and a High Voltage Transistor and Method for Manufacturing the same
US10784372B2 (en) * 2015-04-03 2020-09-22 Magnachip Semiconductor, Ltd. Semiconductor device with high voltage field effect transistor and junction field effect transistor
US10205024B2 (en) * 2016-02-05 2019-02-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having field plate and associated fabricating method
KR102227666B1 (en) * 2017-05-31 2021-03-12 주식회사 키 파운드리 High Voltage Semiconductor Device
JP7043825B2 (en) 2017-12-15 2022-03-30 富士電機株式会社 Semiconductor integrated circuit
JP7300968B2 (en) * 2019-11-14 2023-06-30 三菱電機株式会社 semiconductor equipment
CN111312707B (en) * 2020-02-27 2022-11-04 电子科技大学 Power semiconductor device with low specific on-resistance
CN112201685B (en) * 2020-09-08 2022-02-11 浙江大学 Super junction device and dielectric combined terminal

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1131801A (en) 1978-01-18 1982-09-14 Johannes A. Appels Semiconductor device
JPS6473661A (en) * 1987-09-14 1989-03-17 Nec Corp Complementary semiconductor device
JPH05152523A (en) 1992-05-18 1993-06-18 Seiko Epson Corp Complementary mis semiconductor integrated circuit device
JP3547884B2 (en) * 1995-12-30 2004-07-28 三菱電機株式会社 Semiconductor device and manufacturing method thereof
JP3917211B2 (en) * 1996-04-15 2007-05-23 三菱電機株式会社 Semiconductor device
JPH1197646A (en) * 1997-09-22 1999-04-09 Fujitsu Ltd Semiconductor device and manufacture of the same
JPH11214530A (en) * 1998-01-27 1999-08-06 Matsushita Electric Works Ltd High breakdown voltage semiconductor device
JPH11214531A (en) * 1998-01-27 1999-08-06 Matsushita Electric Works Ltd High breakdown voltage semiconductor device and manufacture thereof
JP4610786B2 (en) 2001-02-20 2011-01-12 三菱電機株式会社 Semiconductor device
JP3654872B2 (en) * 2001-06-04 2005-06-02 松下電器産業株式会社 High voltage semiconductor device
JP4397602B2 (en) * 2002-05-24 2010-01-13 三菱電機株式会社 Semiconductor device
JP4437388B2 (en) * 2003-02-06 2010-03-24 株式会社リコー Semiconductor device
JP4387119B2 (en) * 2003-03-27 2009-12-16 三菱電機株式会社 Semiconductor device
US7078298B2 (en) 2003-05-20 2006-07-18 Sharp Laboratories Of America, Inc. Silicon-on-nothing fabrication process
JP4326835B2 (en) * 2003-05-20 2009-09-09 三菱電機株式会社 Semiconductor device, semiconductor device manufacturing method, and semiconductor device manufacturing process evaluation method

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