DE102005035153A1 - Semiconductor component e.g. power transistor, has drift zone, and drift control zone made of semiconductor material and arranged adjacent to drift zone in body, where accumulation dielectric is arranged between zones - Google Patents

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Abstract

Component has a semiconductor body and a drift zone (2) having a conductivity type in the body. A drift control zone (3) is made of a semiconductor material and is arranged adjacent to the drift zone in the body. An accumulation dielectric is arranged between the zones. The control zone has a semiconductor section that is doped in such a manner that the section is smoothed in a direction perpendicular to the dielectric. An independent claim is also included for: a power transistor comprising a drift zone and a drift control zone.

Description

Die vorliegende Erfindung betrifft ein mittels Feldeffekt steuerbares Halbleiterbauelement. Sie betrifft insbesondere ein Halbleiterbauelement, das die Eigenschaften einer hohen Durchbruchsspannung und eines niedrigen Durchlasswiderstands in sich vereint.The The present invention relates to a field effect controllable Semiconductor device. It particularly relates to a semiconductor device, which has the characteristics of a high breakdown voltage and a low on-resistance combined.

Mittels Feldeffekt steuerbare Halbleiterbauelemente, wie vertikale MOS-Feldeffekttransistoren, werden zum Schalten von Strömen oder zum Anlegen von Spannungen an Lasten insbesondere im Bereich der Leistungselektronik häufig eingesetzt.through Field effect controllable semiconductor devices, such as vertical MOS field effect transistors are for switching currents or for applying voltages to loads, especially in the area the power electronics often used.

In solchen Halbleiterbauelementen ist ein Halbleiterkörper vorgesehen, welcher mit einer ersten und einer zweiten dotierten Anschlusszone ausgestattet ist. Zwischen den beiden Anschlusszonen ist eine Kanalzone ausgebildet, welche zur Dotierung der Anschlusszonen komplementär dotiert ist. Benachbart zur Kanalzone ist eine Steuerelektrode angeordnet, die mittels eines Isoliermaterials gegenüber dem Halbleiterkörper elektrisch isoliert ist.In such semiconductor devices, a semiconductor body is provided, which has a first and a second doped connection zone Is provided. Between the two connection zones is a channel zone formed, which doped complementary to the doping of the connection zones is. Adjacent to the channel zone, a control electrode is arranged, the electrically by means of an insulating material with respect to the semiconductor body is isolated.

Speziell bei einem MOS-Feldeffekttransistor wird die erste Anschlusszone als Source-Zone, die zweite Anschlusszone als Drain-Zone und die Steuerelektrode als Gate-Elektrode bezeichnet. In der Praxis ist der MOS-Feldeffekttransistor oft vertikal aufgebaut, wobei an einer ersten Oberfläche des Halbleiterkörpers die mit einem Dotierstoff eines ersten Leitungstyps dotierte Source-Zone und an einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche die ebenfalls mit einem Dotierstoff des ersten Leitungstyps dotierte Drain-Zone ausgebildet sind, während zwischen diesen beiden Anschlusszonen die mit einem zweiten Leitungstyp stark dotierte Kanalzone ausgebildet ist. Zur Erzielung einer hohen Sperrspannung ist zwischen der Kanalzone und der Drain-Zone meist eine schwächer dotierte Driftzone des ersten Leitungstyps vorgesehen, deren Dotierung durch die Dotierung des Halbleiterkörpers vorgegeben sein kann.specially in a MOS field effect transistor, the first connection zone as source zone, the second connection zone as drain zone and the Control electrode referred to as a gate electrode. In practice is the MOS field effect transistor is often built vertically, with at one first surface of the semiconductor body the source region doped with a dopant of a first conductivity type and on one of the first surface opposite second surface which is also doped with a dopant of the first conductivity type Drain zone are formed while between these two connection zones those with a second conductivity type heavily doped channel zone is formed. To achieve a high reverse voltage is usually a weaker doped between the channel zone and the drain zone Drift zone of the first conductivity type provided, the doping by the doping of the semiconductor body can be predetermined.

Vor dem Hintergrund einer stetig fortschreitenden Miniaturisierung und Wirkungsgraderhöhung leistungselektronischer Systeme sollen MOS-Feldeffekttransistoren einerseits einen möglichst geringen Durchlasswiderstand Ron (auch Einschaltwiderstand genannt) und andererseits eine möglichst hohe Durchbruchsspannung aufweisen. Eine Verringerung des Einschaltwiderstands kann grundsätzlich durch eine Erhöhung der Dotierkonzentration im Halbleiterkörper erreicht werden, wobei diese Maßnahme jedoch auch zur Folge hat, dass gleichzeitig die Durchbruchsspannung in unerwünschter Weise herabgesetzt wird. Genauer gesagt, sind die Durchbruchsspannung eines herkömmlichen MOS-Feldeffektleistungstransistors und sein Durchlasswiderstand über die Dotierung und Länge bzw. Dicke der Driftstrecke, also des die Sperrspannung im Wesentlichen aufnehmenden Gebiets, miteinander verknüpft. Hohe Dotierung und kurze Driftstrecke bedeuten einen niedrigen Durchlasswiderstand, jedoch auch eine niedrige Durchbruchsspannung; andererseits sind für eine hohe Durchbruchsspannung eine niedrige Dotierung und lange Driftstrecke notwendig, was einen hohen Durchlasswiderstand ergibt.Against the background of a steadily progressing miniaturization and increase in efficiency of power electronic systems, MOS field-effect transistors should on the one hand have the lowest possible on- resistance R on (on-resistance) and, on the other hand, the highest possible breakdown voltage. A reduction in the switch-on resistance can in principle be achieved by increasing the doping concentration in the semiconductor body, but this measure also has the consequence that at the same time the breakdown voltage is undesirably reduced. More specifically, the breakdown voltage of a conventional MOS field effect power transistor and its on-resistance via the doping and length or thickness of the drift path, that of the blocking voltage substantially receiving area, are linked together. High doping and short drift path mean low on-resistance but also low breakdown voltage; On the other hand, for a high breakdown voltage, low doping and long drift are necessary, resulting in high on-resistance.

Im Stand der Technik sind zur Lösung dieses Problems eine Reihe von Maßnahmen bekannt.in the The state of the art is the solution This problem is known a number of measures.

So wird eine Verringerung des Einschaltwiderstands ohne negative Beeinflussung der Durchbruchsspannung bei MOS-Feldeffekttransistoren mit Ladungskompensation erzielt. Bei solchen Halbleiterbauelementen sind im Halbleiterkörper, insbesondere in dessen Driftzone, so genannte Kompensationszonen eingebaut, die mit einer zur Dotierung der Driftzone komplementären Dotierung ausgestattet sind. Aufgrund solcher Kompensationszonen kann der Halbleiterkörper höher dotiert wer den, wodurch sich der Einschaltwiderstand des Halbleiterbauelements deutlich verringert. Wird jedoch eine Sperrspannung zwischen den beiden Anschlusszonen angelegt, breitet sich in der Driftzone eine Raumladungszone aus, die bei Erreichen der Kompensationszonen bewirkt, dass sich die Ladungen der Dotierstoffe verschiedenen Leitungstyps aus den Kompensationszonen und der Driftzone gegenseitig kompensieren, so dass die Höhe der Nettoladung vermindert wird, und eine hohe Durchbruchspannung realisiert werden kann. Derartige ladungskompensierte Halbleiterbauelemente sind hinlänglich bekannt und beispielsweise in der DE 43 097 64 C2 beschrieben. Ein wesentlicher Nachteil solcher Halbleiterbauelemente mit Kompensationszonen liegt darin, dass die Herstellung derartiger Strukturen vergleichsweise aufwändig ist.Thus, a reduction of the on-resistance is achieved without adversely affecting the breakdown voltage in MOS field-effect transistors with charge compensation. In such semiconductor devices, so-called compensation zones are incorporated in the semiconductor body, in particular in its drift zone, which are equipped with a doping complementary to the doping of the drift zone. Due to such compensation zones, the semiconductor body can be doped higher, which significantly reduces the on resistance of the semiconductor device. However, if a blocking voltage is applied between the two connection zones, a space charge zone spreads in the drift zone, which causes the charges of the dopants of different conductivity type from the compensation zones and the drift zone to compensate each other when the compensation zones are reached, so that the amount of the net charge is reduced is, and a high breakdown voltage can be realized. Such charge-compensated semiconductor devices are well known and, for example, in the DE 43 097 64 C2 described. A major disadvantage of such semiconductor devices with compensation zones is that the production of such structures is comparatively complicated.

Bei einem anderen Ansatz zur Lösung des Problems wird über eine semiisolierende Schicht, die parallel zur Driftstrecke angeordnet ist, ein möglichst linearer Potentialverlauf und damit einher gehend konstanter Feldverlauf über der Driftstrecke erzeugt (siehe hierzu beispielsweise US-Patent Nr. 6,201,279 B1 von F. Pfirsch oder PCT-Anmeldung WO 02/067332 A2 von Rob van Dalen et al). Diese Lösung hat den wesentlichen Nachteil, dass im Sperrfall ein erheblicher Leckstrom über die semiisolierenden Schichten fließt, der umso höher ist, je wirksamer die semiisolierenden Schichten den Feldverlauf beeinflussen. Um einen günstigen Kompromiss zu erreichen, werden semiisolierende Schichten deshalb auch mit Kompensationszonen kombiniert (siehe ebenso US-Patent Nr. 6,201,279 B1 von F. Pfirsch).at another approach to the solution the problem gets over a semi-insulating layer arranged parallel to the drift path is, as linear as possible Potential course and associated constant field course over the Drift path generated (see, for example, US Patent No. 6,201,279 B1 by F. Pfirsch or PCT application WO 02/067332 A2 by Rob van Dalen et al.). This solution has the significant disadvantage that in the case of blocking a significant Leakage over the semi-insulating layers flows, which is higher the more effectively the semi-insulating layers influence the field course. To a cheap To achieve compromise, semi-insulating layers are therefore also combined with compensation zones (see also US Pat. 6,201,279 B1 to F. Pfirsch).

Weiterhin ist bekannt, den Potential- bzw. Feldverlauf entlang der Driftstrecke mit Hilfe einer Feldelektrode zu beeinflussen, die bei vertikalen Halbleiterbauelementen vom Halbleiterkörper isoliert in einem Graben angeordnet ist (siehe US-Patent Nr. 4,941,026 von Viktor A. Temple). Ein wesentlicher Nachteil dieser Methode ist darin zu sehen, dass die nötige Dicke der Isolationsschichten zwischen Halbleiterkör per und Feldelektroden proportional zur gewünschten Durchbruchsspannung zunimmt, was in der Praxis dazu führt, dass dieses Konzept auf Sperrspannungen von maximal 200 V eingeschränkt ist. Zudem ist der Herstellungsaufwand zur Herstellung derartiger Halbleiterbauelemente vergleichsweise hoch.Farther is known, the potential or field profile along the drift path to influence with the help of a field electrode, which in vertical semiconductor devices from the semiconductor body isolated in a trench (see U.S. Patent No. 4,941,026 by Victor A. Temple). A major disadvantage of this method can be seen in the fact that the necessary Thickness of the insulating layers between Halbleiterkör by and Field electrodes proportional to the desired breakdown voltage increases, which in practice leads to this concept Blocking voltages of a maximum of 200 V is limited. In addition, the production cost for the production of such semiconductor devices comparatively high.

Schließlich besteht eine weitere Methode zur Lösung des Problems darin, in die Driftzone Gebiete mit einer sehr hohen Dielektrizitätskonstanten einzubringen, die den Einfluss der Dotierung bzw. elektrischen Ladung auf die Feldstärke verringern und somit eine entsprechend erhöhte Dotierung erlauben. Ein wesentlicher Nachteil ist jedoch darin zu sehen, dass in der industriellen Halbleiterfertigung Materialien mit einer genügend hohen Dielektrizitätskonstanten nicht zur Verfügung stehen.Finally exists another method of solution of the problem in it, in the drift zone areas with a very high permittivity introduce the influence of the doping or electrical charge on the field strength reduce and thus allow a correspondingly increased doping. One However, a major disadvantage is the fact that in the industrial Semiconductor manufacturing materials with a sufficiently high dielectric constant not available stand.

Demzufolge wäre es also wünschenswert, über ein alternatives Halbleiterbauelement mit einer hohen Durchbruchsspannung und einem niedrigen Durchlasswiderstand zu verfügen, das nicht die genannten Nachteile der im Stand der Technik bekannten Lösungen aufweist. Diese Aufgabe wird durch ein mittels Feldeffekt steuerbares Halbleiterbauelement mit den Merkmalen des unabhängigen Anspruchs gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind durch die Merkmale der Unteransprüche angegeben.As a result, would it be so desirable over one alternative semiconductor device with a high breakdown voltage and to have a low on-resistance, not those mentioned Having disadvantages of the known in the prior art solutions. This task is with by a field effect controllable semiconductor device with the characteristics of the independent Claim solved. Advantageous embodiments of the invention are characterized by the features the dependent claims specified.

Erfindungsgemäß ist ein mittels Feldeffekt steuerbares Halbleiterbauelement, insbesondere vertikaler Leistungstransistor, gezeigt, welches in herkömmlicher Weise einen Halbleiterkörper mit einer an einer ersten Oberfläche ausgebildeten ersten Anschlusszone eines ersten Leitungstyps (n) und einer an einer, insbesondere der ersten Oberfläche gegenüberliegenden, zweiten Oberfläche ausgebildeten, zweiten Anschlusszone des ersten Leitungstyps (n) umfasst. Die erste Anschlusszone umfasst hierbei eine erste Elektrode, während die zweite Anschlusszone eine zweite Elektrode umfasst. Zwischen den beiden Anschlusszonen ist eine Kanalzone eines zweiten Lei tungstyps (p) ausgebildet, welche über die erste Elektrode mit der ersten Anschlusszone kurzgeschlossen sein kann. Wenigstens benachbart zu der Kanalzone und elektrisch isoliert gegenüber dem Halbleiterkörper ist wenigstens eine Steuerelektrodenanordnung insbesondere zur Steuerung von Stromflüssen zwischen den beiden Elektroden der beiden Anschlusszonen geformt. Weiterhin ist eine zwischen der Kanalzone und der zweiten Anschlusszone angeordnete, schwach dotierte Driftzone des ersten Leitungstyps (n) vorgesehen, welche eine Driftstrecke zwischen der Kanalzone und der zweiten Anschlusszone definiert.According to the invention is a by field effect controllable semiconductor device, in particular vertical Power transistor shown, which in a conventional manner with a semiconductor body one on a first surface formed first connection zone of a first conductivity type (s) and one opposite, in particular the first surface, second surface formed, second connection zone of the first conductivity type (s) includes. The first connection zone in this case comprises a first electrode, while the second connection zone comprises a second electrode. Between the two connection zones is a channel zone of a second Lei tungstyps (p) formed, which over the first electrode to be shorted to the first terminal zone can. At least adjacent to the channel zone and electrically isolated compared to the Semiconductor body is at least one control electrode arrangement, in particular for control of current flows formed between the two electrodes of the two connection zones. Furthermore, one between the channel zone and the second connection zone arranged, lightly doped drift zone of the first conductivity type (n) provided, which is a drift path between the channel zone and the second connection zone.

Das erfindungsgemäße Halbleiterbauelement zeichnet sich nun in wesentlicher Weise dadurch aus, dass die Steuerelektrodenanordnung wenigstens ein erstes Steuerelektrodendotiergebiet mit einer schwachen Dotierung umfasst, wobei die Steuerelektrodenanordnung, insbesondere das erste Steuerelektrodendotiergebiet, zumindest zu einem Teil der Driftstrecke der Driftzone benachbart angeordnet und gegenüber der Driftzone elektrisch isoliert ist. Eine Dotierung des ersten Steuerelektrodendotiergebiets wird erfindungsgemäß dann als "schwach" angesehen, wenn sich im Sperrfall des Halbleiterbauelements, d. h. bei Anlegen einer Sperrspannung an das Halbleiterbauelement, dort eine Raumladungszone ausbilden kann, was dazu führt, dass das schwach dotierte erste Steuerelektrodendotiergebiet im Sperrfall Spannung aufnehmen kann. Vorteilhaft liegt eine Dotierung des ersten Steuerelektrodendotiergebiets im Bereich von 5 × 1013 bis 5 × 1015/cm3. Durch die elektrische Isolierung des ersten Steuerelektrodendotiergebiets gegenüber der Driftzone kann weiterhin mittels des Feldeffekts eine Ladungs-Akkumulationszone in der Driftzone erzeugt werden, was dazu führt, dass die Leitfähigkeit der Driftzone im Durchlassfall stark erhöht ist.The semiconductor component according to the invention is now essentially characterized in that the control electrode arrangement comprises at least one first control electrode doping region with a weak doping, the control electrode arrangement, in particular the first control electrode doping region, being arranged adjacent to at least part of the drift zone of the drift zone and electrically insulated from the drift zone is. A doping of the first Steuerdotendotiergebiets is considered according to the invention then as "weak" when in the blocking case of the semiconductor device, ie when applying a reverse voltage to the semiconductor device, there can form a space charge zone, which means that the lightly doped first Steuerelektrodendotiergebiet suspend in the case of blocking voltage can. A doping of the first control electrode doping region is advantageously in the range of 5 × 10 13 to 5 × 10 15 / cm 3 . By electrically insulating the first control electrode doping region from the drift zone, a charge accumulation zone in the drift zone can furthermore be generated by means of the field effect, which results in that the conductivity of the drift zone in the case of passage is greatly increased.

Somit kann in vorteilhafter Weise eine Entkopplung der Durchbruchsspannung und des Durchlasswiderstands erreicht werden. Genauer ausgedrückt, kann die Dotierung der Driftzone so gewählt werden, dass sie für eine geforderte Sperrfähigkeit angepasst ist, ohne dass etwa eine Kompensation der Ladungen notwendig wäre (wenngleich eine Ladungskompensation ergänzend möglich wäre). Ebenso wie die Driftzone kann das schwach dotierte erste Steuerelektrodendotiergebiet durch die niedrige Dotierung eine hohe Sperrfähigkeit aufweisen. Insofern kann durch die Erzeugung einer Akkumulationszone in der Driftzone mittels Feldeffekt durch die Steuerelektrodenanordnung eine hohe Leitfähigkeit in der Driftzone erreicht werden, ohne in der Driftzone eine hohe Dotierung zu benötigen. Zur elektrischen Isolierung der Steuerelektrodenanordnung von der Driftzone werden keine großen Isolationsschichtdicken oder in der industriellen Serienfertigung ungewöhnliche Materialien benötigt. Weiterhin kann eine vergleichsweise große Anzahl von Halbleiterbauelementen in Parallelanordnung pro Chipfläche erzeugt werden. Der Leitungstyp des schwach dotierten ersten Steuerelektrodendotiergebiets kann insbesondere zum Leitungstyp der Driftzone gleich sein, was in prozesstechnischer Hinsicht Vorteile bringt.Consequently can advantageously decouple the breakdown voltage and the on-resistance can be achieved. More precisely, can the doping of the drift zone be chosen so that they are required for a Lockability adjusted is, without about a compensation of the charges would be necessary (albeit complementing a charge compensation possible would). As well like the drift zone, the lightly doped first control electrode doping region have a high blocking capability due to the low doping. insofar may be due to the generation of an accumulation zone in the drift zone by means of field effect by the control electrode arrangement a high Conductivity in the drift zone can be achieved without a high doping in the drift zone to need. For electrically isolating the control electrode assembly from the drift zone will not be big Insulation layer thicknesses or in industrial mass production unusual Materials needed. Furthermore, a comparatively large number of semiconductor components in parallel arrangement per chip area be generated. The conductivity type of the lightly doped first control electrode doping region may be the same in particular to the conductivity type of the drift zone, which brings in procedural terms benefits.

Grundsätzlich kann das erste Steuerelektrodendotiergebiet vom ersten Leitungstyp (n) oder vom zweiten Leitungstyp (p) sein. Vorteilhaft erstreckt sich das erste Steuerelektrodendotiergebiet benachbart zur gesamten Driftstrecke der Driftzone, so dass sich eine Akkumulationszone im Wesentlichen entlang der gesamten Driftstrecke der Driftzone ausbilden kann.Basically the first control electrode doping region of the first conductivity type (n) or of the second conductivity type (p). This advantageously extends first Steuerelektrodendotiergebiet adjacent to the entire drift path the drift zone, so that an accumulation zone substantially along the entire drift path of the drift zone can form.

Bei einer vorteilhaften Ausgestaltung der Erfindung umfasst die Steuerelektrodenanordnung auf der Seite der ersten Anschlusszone ein an das erste Steuerelektrodendotiergebiet angrenzendes zweites Steuerelektrodendotiergebiet vom zweiten Leitungstyp (p). Weiterhin kann die Steuerelektrodenanordnung gemäß einer weiteren Ausgestaltung der Erfindung auf der Seite der zweiten Anschlusszone ein an das erste Steuerelektrodendotiergebiet angrenzendes drittes Steuerelektrodendotiergebiet vom ersten Leitungstyp (n) umfassen.at An advantageous embodiment of the invention comprises the control electrode arrangement on the side of the first connection zone, one to the first control electrode doping region adjacent second control electrode doping region of the second conductivity type (P). Furthermore, the control electrode arrangement according to a further embodiment of the invention on the side of the second connection zone a third adjacent to the first control electrode doping area Control electrode doping region of the first conductivity type (s).

Zur elektrischen Isolierung der Steuerelektrodenanordnung, insbesondere des ersten Steuerelektrodendotiergebiets, von der Driftzone ist vorteilhaft eine zwischenliegende Isolationsschicht beispielsweise aus Siliziumoxid vorgesehen, die insbesondere als eine in einem Graben aufgenommene Grabenisolationsschicht ausgebildet sein kann. Eine solche Grabenisolationsschicht kann sich hierbei beispielsweise von der ersten Oberfläche des Halbleiterkörpers bis hin zu dessen zweiter Oberfläche erstrecken. Die Isolationsschicht kann insbesondere aus mehreren Schichten dielektrischer Materialien aufgebaut sein, die wenigstens eine Schicht mit einer hohen Dielektrizitätskonstanten umfassen können. Die Isolationsschicht weist vorteilhaft eine Schichtdicke von weniger als 0,5 Mikrometer, insbesondere weniger als 0,2 Mikrometer, auf und hat beispielsweise eine Schichtdicke von ca. 0,1 Mikrometer.to electrical insulation of the control electrode assembly, in particular of the first control electrode doping region, of which drift zone is advantageously an intermediate insulating layer, for example made of silicon oxide, in particular as one in one Trench recorded trench isolation layer may be formed. Such a trench isolation layer may be, for example, here from the first surface of the semiconductor body to its second surface extend. The insulation layer can in particular consist of several Layers of dielectric materials to be constructed, at least may comprise a layer with a high dielectric constant. The Insulation layer advantageously has a layer thickness of less than 0.5 microns, especially less than 0.2 microns on and has, for example, a layer thickness of about 0.1 microns.

Bei einer weiteren vorteilhaften Ausgestaltung der Erfindung kann die Steuerelektrodenanordnung mit der zweiten Elektrode elektrisch leitend verbunden sein, wobei zudem vorteilhaft zur Vermeidung von unerwünschten Leckströmen, die Steuerelektrodenanordnung über ein den Stromfluss von der zweiten Elektrode zur Steuerelektrodenanordnung hin sperrendes, gleichrichtendes Element, wie eine Halbleiterdiode, mit der zweiten Elektrode elektrisch leitend verbunden ist. Das gleichrichtende Element kann insbesondere als eine außerhalb des Halbleiterkörpers angeordnete, einen pn-Übergang aufweisende Halbleiterdiode ausgebildet sein. Andererseits kann das gleichrichtende Element auch eine in den Halbleiterkörper integrierte, einen pn-Übergang aufweisende Halbleiterdiode sein. Zu diesem Zweck kann die Steuerelektrodenanordnung zur Ausbildung des pn-Übergangs ein auf der Seite der zweiten Anschlusszone an das dritte Steuerelektrodendotiergebiet vom ersten Leitungstyp (n) angrenzendes viertes Steuerelektrodendotiergebiet vom zweiten Leitungstyp (p) umfassen.at a further advantageous embodiment of the invention, the Control electrode arrangement with the second electrode electrically conductive be connected, which also advantageous to avoid unwanted Leakage currents, the control electrode arrangement via the current flow from the second electrode to the control electrode arrangement blocking, rectifying element, such as a semiconductor diode, is electrically connected to the second electrode. The rectifying element can be used in particular as an outside of the semiconductor body arranged, a pn junction having semiconductor diode may be formed. On the other hand can the rectifying element also has an integrated into the semiconductor body, a pn junction be exhibiting semiconductor diode. For this purpose, the control electrode arrangement for the formation of the pn junction a on the side of the second connection zone to the third Steuerelektrodendotiergebiet of the first conductivity type (s) adjacent fourth control electrode doping region of the second conductivity type (p).

Bei einer weiteren vorteilhaften Ausgestaltung der Erfindung umfasst die Steuerelektrodenanordnung eine im Wesentlichen benachbart zu der Kanalzone und elektrisch isoliert gegenüber dem Halbleiterkörper angeordnete erste Steuerelektrode, welche im Wesentlichen der Steuerung von Stromflüssen zwischen den beiden Elektroden dient, und zusätzlich eine gegenüber der ersten Elektrode elektrisch isolierte zweite Steuerelektrode, welche wenigstens das erste Steuerelektrodendotiergebiet umfasst und der Erzeugung einer Akkumulationszone in der Driftzone sowie der Spannungsaufnahme im Sperrfall dient. Hierdurch kann vorteilhaft erreicht werden, dass die Ladung, die im schwach dotierten ersten Steuerelektrodendotiergebiet benötigt wird, um in der Driftzone eine Akkumulationsschicht zu erzeugen, nicht über die Gateansteuerung, welche der Steuerung eines leitfähigen Kanals in der Kanalzone dient, zugeführt werden muss. Die Gate-Drain-Kapazität bleibt damit klein und ein schnelles Schalten wird nicht behindert. Hierbei kann die zweite Steuerelektrode insbesondere gegenüber der ersten Steuerelektrode elektrisch isoliert sein, wobei in diesem Fall die zweite Steuerelektrode mit einem zusätzlichen Anschluss des Transistors verbunden ist, der auf einem gegenüber der Source-Elektrode positiven Potential (z. B. 10 V oder 15 V) liegt. In diesem Fall hat das Halbleiterbauelement also vier Anschlüsse.at a further advantageous embodiment of the invention the control electrode assembly is substantially adjacent to the channel zone and electrically isolated from the semiconductor body arranged first control electrode, which is essentially the control of current flows between the two electrodes, and in addition one opposite to the first electrode electrically insulated second control electrode, which comprises at least the first control electrode doping region and the Generation of an accumulation zone in the drift zone as well as the voltage absorption used in the blocking case. This can be achieved advantageously that the charge in the lightly doped first Steuerelektrodendotiergebiet needed is used to create an accumulation layer in the drift zone, no over the gate drive, which is the control of a conductive channel in the channel zone, fed must become. The gate-drain capacitance thus remains small and one Fast switching is not hindered. Here, the second Control electrode, in particular with respect to the first control electrode be electrically isolated, in which case the second control electrode with an additional Connection of the transistor is connected, on a opposite to the Source electrode positive potential (eg 10 V or 15 V) is located. In this case, the semiconductor device thus has four terminals.

Bei dem erfindungsgemäßen Halbleiterbauelement handelt es sich vorzugsweise um einen Feldeffekttransistor, insbesondere in vertikaler Bauweise, insbesondere in Form eines Leistungstransistors.at the semiconductor device according to the invention it is preferably a field effect transistor, in particular in vertical construction, in particular in the form of a power transistor.

Die Erfindung wird nun anhand beispielhafter Ausführungsformen näher erläutert, wobei Bezug auf die beigefügten Zeichnungen genommen wird. Es zeigen:The The invention will now be described with reference to exemplary embodiments, wherein Reference to the attached Drawings is taken. Show it:

1 eine schematische Schnittansicht durch eine Ausführungsform eines erfindungsgemäßen MOS-Leistungstransistors; 1 a schematic sectional view through an embodiment of a MOS power transistor according to the invention;

2 eine schematische Schnittansicht durch eine weitere Ausführungsform eines erfindungsgemäßen MOS-Leistungstransistors; 2 a schematic sectional view through a further embodiment of a MOS power transistor according to the invention;

3 eine schematische Schnittansicht durch eine weitere Ausführungsform eines erfindungsgemäßen MOS-Leistungstransistors; 3 a schematic sectional view through a further embodiment of a MOS power transistor according to the invention;

4 eine schematische Schnittansicht durch eine weitere Ausführungsform eines erfindungsgemäßen MOS-Leistungstransistors; 4 a schematic sectional view through a further embodiment of a MOS power transistor according to the invention;

5 eine schematische Schnittansicht durch eine weitere Ausführungsform eines erfindungsgemäßen MOS-Leistungstransistors; 5 a schematic sectional view through a further embodiment of a MOS power transistor according to the invention;

6A–6E eine Abfolge von schematischen Schnittansichten zur Herstellung einer weiteren Ausführungsform eines erfindungsgemäßen MOS-Leistungstransistors; 6A - 6E a sequence of schematic sectional views for producing a further embodiment of a MOS power transistor according to the invention;

7A–7D eine Abfolge von schematischen Schnittansichten zur Herstellung einer weiteren Ausführungsform eines erfindungsgemäßen MOS-Leistungstransistors; 7A - 7D a sequence of schematic sectional views for producing a further embodiment of a MOS power transistor according to the invention;

8 eine schematische Schnittansicht durch eine weitere Ausführungsform eines erfindungsgemäßen MOS-Leistungstransistors; 8th a schematic sectional view through a further embodiment of a MOS power transistor according to the invention;

9 eine schematische Schnittansicht durch eine weitere Ausführungsform eines erfindungsgemäßen MOS-Leistungstransistors; 9 a schematic sectional view through a further embodiment of a MOS power transistor according to the invention;

10 eine schematische Schnittansicht durch eine weitere Ausführungsform eines erfindungsgemäßen MOS-Leistungstransistors; 10 a schematic sectional view through a further embodiment of a MOS power transistor according to the invention;

11A–11F eine Abfolge von schematischen Schnittansichten zur Herstellung einer weiteren Ausführungsform eines erfindungsgemäßen MOS-Leistungstransistors. 11A - 11F a sequence of schematic sectional views for producing a further embodiment of a MOS power transistor according to the invention.

In den folgenden Ausführungsbeispielen entsprechen die Ladungsträger des ersten Leitungstyps (oder Ladungstyps) n-Ladungsträgern, während die Ladungsträger des zweiten Leitungstyps p-Ladungsträgern entsprechen. Jedoch wäre gleichermaßen möglich, dass die Ladungsträger des ersten Leitungstyps p-Ladungsträgern und die Ladungsträger des zweiten Leitungstyps n-Ladungsträgern entsprechen. In den Figuren ist beispielhaft jeweils ein vertikaler MOS-Leistungstransistor dargestellt und beschrieben, wobei dem Fachmann klar ist, dass in einem Halbleiterkörper im Allgemeinen eine Vielzahl derartiger MOS-Leistungstransistoren parallel nebeneinander angeordnet sind. In den Figuren sind der Einfachheit halber gleiche bzw. gleichwirkende Elemente mit den gleichen Bezugszahlen bezeichnet.In the following embodiments correspond to the charge carriers of the first conductivity type (or charge type) n-type carriers, while the charge carriers of the second conductivity type p-charge carriers correspond. However, that would be equally possible that the charge carriers of the first conductivity type p-type charge carriers and the charge carriers of the second conductivity type n-charge carriers correspond. In the figures, by way of example, in each case a vertical one MOS power transistor shown and described, the person skilled in the art it is clear that in a semiconductor body in general a plurality of such MOS power transistors are arranged side by side in parallel. In the figures, for simplicity, the same or equivalent elements denoted by the same reference numerals.

1 zeigt eine schematische Schnittdarstellung einer Ausführungsform eines erfindungsgemäßen vertikalen MOS-Leistungstransistors. Es erfolgt nun eine Beschreibung des MOS-Leistungstransistors von 1. 1 shows a schematic sectional view of an embodiment of a vertical MOS power transistor according to the invention. A description will now be given of the MOS power transistor of FIG 1 ,

Ein Halbleiterkörper 1 aus Silizium weist zwischen einer ersten Oberfläche 2 und einer dieser gegenüberliegenden zweiten Oberfläche 3 eine schwach n–-dotierte Driftzone 4 auf. Die Driftzone 4 ist hierbei im Allgemeinen so gering dotiert, dass bei Anlegen einer Sperrspannung an den vertikalen MOS-Leistungstransistor bei Ausbreitung einer Raumladungszone ein Ausräumen der Ladungsträger erfolgt. Die Dotierung der Driftzone 4 kann beispielsweise 1 × 1014/cm3 oder weniger betragen. An die erste Oberfläche 2 des Halbleiterkörpers 1 angrenzend, ist eine p-dotierte Bodyzone 5 (auch Kanalzone genannt) ausgebildet, in welcher jeweils n+-dotierte Source-Zonen 6 enthalten sind, die ebenfalls an die erste Oberfläche 2 angren zen. Angrenzend an die zweite Oberfläche 3 des Halbleiterkörpers 1 ist eine n+-dotierte Drain-Zone 7 ausgebildet. Weiterhin ist in dem in 1 gezeigten, erfindungsgemäßen MOS-Leistungstransistor eine metallische Source-Elektrode 8 aus beispielsweise Aluminium mit den Source-Zonen 6 zur Formung einer ersten source-seitigen Anschlusszone verbunden. Die Source-Elektrode 8 ist darüber hinaus mit der Bodyzone 5 verbunden, so dass die Source-Zonen 6 und die Bodyzone 5 zur Vermeidung eines parasitären Bipolartransistors kurzgeschlossen sind. Ferner ist eine metallische Drain-Elektrode 9 aus beispielsweise Aluminium mit der Drain-Zone 7 zur Formung einer zweiten drain-seitigen Anschlusszone verbunden, wobei die Drain-Elektrode 9 mit einem Drainanschluss 10 verbunden ist. Ist die Source-Elektrode 8 beispielsweise mit Erde (0 V) verbunden, kann an der Drain-Elektrode 7 ein niedriges positives Potenzial +U (z. B. 1 V) im Falle einer vorwärts gerichteten Flussspannung (Durchlassfall) oder ein hohes positives Potenzial +U (z. B. 600 V) im Falle einer vorwärts gerichteten Sperrspannung (Sperrfall) angelegt werden.A semiconductor body 1 made of silicon faces between a first surface 2 and one of these opposing second surfaces 3 a weakly n - doped drift zone 4 on. The drift zone 4 In this case, it is generally doped so low that, when a blocking voltage is applied to the vertical MOS power transistor when a space charge zone spreads, the charge carriers are cleared out. The doping of the drift zone 4 For example, it may be 1 × 10 14 / cm 3 or less. To the first surface 2 of the semiconductor body 1 adjacent, is a p-doped bodyzone 5 (also called channel zone) formed, in which each n + -doped source zones 6 are included, which are also on the first surface 2 interfere. Adjacent to the second surface 3 of the semiconductor body 1 is an n + -doped drain zone 7 educated. Furthermore, in the in 1 shown, MOS power transistor according to the invention a metallic source electrode 8th made of, for example, aluminum with the source zones 6 connected to form a first source-side connection zone. The source electrode 8th is beyond that with the bodyzone 5 connected so that the source zones 6 and the bodyzone 5 are shorted to avoid a parasitic bipolar transistor. Further, a metallic drain electrode 9 made of, for example, aluminum with the drain zone 7 connected to form a second drain-side junction zone, wherein the drain electrode 9 with a drain connection 10 connected is. Is the source electrode 8th connected to ground (0V), for example, can be connected to the drain 7 a low positive potential + U (eg 1 V) in the case of a forward forward voltage (on-state) or a high positive potential + U (eg 600 V) in the case of a reverse blocking voltage (blocking case).

In dem erfindungsgemäßen MOS-Leistungstransistor ist weiterhin auf beiden Seiten, benachbart der Source-Elektrode 8, der Drain-Elektrode 9 und den zwischen diesen beiden Elektroden liegenden Gebieten, jeweils eine Steuerelektrodenanordnung zur Steuerung der Stromflüsse zwischen der Source-Elektrode 8 und der Drain-Elektrode 9 ausgebildet, welche gegenüber der Source-Elektrode 8, der Drain-Elektrode 9 und den zwischen diesen beiden Elektroden liegenden Gebieten elektrisch isoliert ist. Die elektrische Isolierung zwischen der Steuerelektrodenanordnung und den zwischen der Source-Elektrode 8 und der Drain-Elektrode 9 liegenden Gebieten ist im Bereich des Halbleiterkörpers 1 durch in Gräben 11 aufgenommene Isolationsschichten 33 aus einem isolierenden Material wie Siliziumdioxid gewährleistet, welche sich von der ersten Oberfläche 2 des Halbleiterkörpers 1 bis zu dessen zweiten Oberfläche 3 erstrecken.In the MOS power transistor according to the invention is further on both sides, adjacent to the source electrode 8th , the drain electrode 9 and the areas between these two electrodes, each having a control electrode arrangement for controlling the flow of current between the source electrode 8th and the drain electrode 9 formed, which are opposite to the source electrode 8th , the drain electrode 9 and the areas lying between these two electrodes is electrically isolated. The electrical insulation between the control electrode assembly and that between the source electrode 8th and the drain electrode 9 lying areas is in the region of the semiconductor body 1 through in trenches 11 absorbed insulation layers 33 Made of an insulating material such as silicon dioxide, which extends from the first surface 2 of the semiconductor body 1 up to its second surface 3 extend.

Jede Steuerelektrodenanordnung umfasst:

  • – eine source-seitige Steuerelektrode 12 aus beispielsweise Metall oder stark dotiertem Polysilizium, welche durch das isolierende Material 18 elektrisch isoliert gegenüber der Source-Elektrode 8 angeordnet ist und mit einem Steuerelektrodenpotenzial (z. B. 10 V oder 15 V) verbunden werden soll.
  • – ein an die Steuerelektrode 12 Drainelektroden 9-seitig angrenzendes, p-dotiertes Steuerelektrodendotiergebiet 13 aus beispielsweise mono- oder polykristallinem Silizium, das sich benachbart zur Bodyzone 5 entlang deren vertikalen Länge erstreckt und durch die Grabensisolationsschicht 33 von der Bodyzone 5 elektrisch isoliert ist.
  • – ein an das p-dotierte Steuerelektrodendotiergebiet 13 Drainelektroden 9-seitig angrenzendes, schwach n–- oder p–-dotiertes Steuerelektrodendotiergebiet 14, welches benachbart zur schwach n–-dotierten Driftzone 4 angeordnet ist und über deren gesamte, sich von der Bodyzone 5 bis zur Drainzone 7 erstreckende, vertikale Driftstrecke ausgebildet ist, und weiterhin durch die Grabenisolationsschicht 33 gegenüber der Driftzone 4 elektrisch isoliert ist. Das schwach n–- oder p–-dotierte Steuerelektrodendotiergebiet 14 ist hierbei im Allgemeinen so schwach dotiert, dass bei Anlegen einer Sperrspannung an den vertikalen MOS-Leistungstransistor im Wesentlichen ein Ausräumen der Ladungsträger erfolgt. Die Dotierung des schwach n–- oder p–-dotierten Steuerelektrodendotiergebiets 14 kann beispielsweise 1 × 1014/cm3 oder weniger betragen.
  • – ein an das schwach n–- oder p–-dotierte Steuerelektrodendotiergebiet 14 Drainelektroden 9-seitig angrenzendes, stark n+-dotiertes Steuerelektrodendotiergebiet 15, welches benachbart zur Drainzone 7 angeordnet ist, sich entlang deren vertikalen Länge erstreckt und durch die Grabensisolationsschicht 33 gegenüber der Drainzone 7 elektrisch isoliert ist.
  • – eine drain-seitige Anschlusselektrode 16 aus beispielsweise Metall, wie Aluminium, welche Drainelektroden 9-seitig an das stark n+-dotierte Steuerelektrodendotiergebiet 15 angrenzt und durch das isolierende Material 19 gegenüber der Drain-Elektrode 9 elektrisch isoliert ist. Die drain-seitige Anschlusselektrode 16 ist weiterhin über ein extern des Halbleiterkörpers 1 angeordnetes, gleichrichtendes Element 17, wie eine Halbleiterdiode, mit dem Drain-Anschluss 10 verbunden. Das gleichrichtende Element 17 ist hierbei so gerichtet, dass ein Stromfluss von dem Drain-Anschluss 10 zur Steuerelektrode 12 im Wesentlichen verhindert ist, so dass unerwünschte Leckströme vorteilhaft vermieden werden können.
Each control electrode assembly includes:
  • A source-side control electrode 12 for example, metal or heavily doped polysilicon, which by the insulating material 18 electrically isolated from the source electrode 8th is arranged and with a control electrode potential (eg 10V or 15V) should be connected.
  • - one to the control electrode 12 Drain electrodes 9-sided adjacent, p-doped Steuerelektrodendotiergebiet 13 from, for example, monocrystalline or polycrystalline silicon adjacent to the bodyzone 5 along its vertical length and through the trench isolation layer 33 from the bodyzone 5 is electrically isolated.
  • A to the p-doped Steuerelektrodendotiergebiet 13 Drain electrodes 9-adjacent, weak n - - or p - doped Steuerelektrodendotiergebiet 14 , which is adjacent to the weakly n - doped drift zone 4 is arranged and over the whole, away from the bodyzone 5 to the drain zone 7 extending vertical drift path is formed, and further through the trench isolation layer 33 opposite the drift zone 4 is electrically isolated. The weakly n - - or p - -doped Steuerelektrodendotiergebiet 14 In this case, it is generally so weakly doped that when a reverse voltage is applied to the vertical MOS power transistor, the charge carriers are essentially cleared out. The doping of the lightly n - - or p - -doped Steuerelektrodendotiergebiets 14 For example, it may be 1 × 10 14 / cm 3 or less.
  • - one to the weakly n - - or p - doped Steuerelektrodendotiergebiet 14 Drain electrodes 9-side adjacent, heavily n + -doped Steuerelektrodendotiergebiet 15 which is adjacent to the drain zone 7 is arranged, extends along the vertical length thereof and through the trench insulation layer 33 opposite the drain zone 7 is electrically isolated.
  • - A drain-side connection electrode 16 made of, for example, metal, such as aluminum, which drain electrodes on the 9-side to the heavily n + -doped Steuerelektrodendotiergebiet 15 adjoins and through the insulating material 19 opposite the drain electrode 9 is electrically isolated. The drain-side connection electrode 16 is furthermore via an external of the semiconductor body 1 arranged, rectifying element 17 like a semiconductor diode, with the drain terminal 10 connected. The rectifying element 17 is directed so that a current flow from the drain terminal 10 to the control electrode 12 is substantially prevented, so that undesirable leakage currents can be advantageously avoided.

Die Steuerelektrodenanordnung formt somit eine mit der Steuerelektrode 12 verbundene pn-Diode mit intrinsischem (bzw. schwach dotiertem) Mittelgebiet (PIN-Diode), bei welcher der intrinsische Halbleiterbereich benachbart zur Driftzone 4 angeordnet ist.The control electrode assembly thus forms one with the control electrode 12 connected pn diode with intrinsic (or lightly doped) central region (PIN diode), in which the intrinsic semiconductor region adjacent to the drift zone 4 is arranged.

In der Steuerelektrodenanordnung dient das an die Steuerelektrode 12 Drainelektroden 9-seitig angrenzende, p-dotierte Steuerelektrodendotiergebiet 13, das sich benachbart zur Bodyzone 5 entlang deren vertikalen Länge erstreckt und durch die Grabensisolationsschicht 33 von der Bodyzone 5 elektrisch isoliert ist, zur Steuerung von Stromflüssen zwischen der Source-Elektrode 8 und der Drain-Elektrode 9, indem mittels Feldeffekt ein leitfähiger Kanal in der Bodyzone 5 zwischen den Source-Zonen 6 und der Driftzone 4 ausgebildet wird. Zudem dient die Steuerelektrodenanordnung auch dazu, dass in der schwach dotierten Driftzone 4 durch Feldeffekt eine an die Grabenisolationsschicht 33 angrenzende Akkumulationsschicht mit einer hohen elektrischen Leitfähigkeit induziert wird. Diese hohe elektrische Leitfähigkeit ist umso höher, je dünner die Schichtdicke der Grabenisolationsschicht 33 ist. Sie ist aber weitgehend unabhängig von der Dotierung der Driftzone 4, die daher zur Erzielung einer hohen Durchbruchs spannung sehr niedrig sein kann. Die Dotierung der Driftzone 4 kann beispielsweise 1 × 1014/cm3 oder weniger betragen.In the control electrode arrangement that serves to the control electrode 12 Drain electrodes 9-side adjacent, p-doped Steuerelektrodendotiergebiet 13 that is adjacent to the bodyzone 5 along its vertical length and through the trench isolation layer 33 from the bodyzone 5 is electrically isolated, for controlling current flows between the source electrode 8th and the drain electrode 9 by using field effect a conductive channel in the bodyzone 5 between the source zones 6 and the drift zone 4 is trained. In addition, the control electrode arrangement also serves to ensure that in the lightly doped drift zone 4 by field effect to the trench isolation layer 33 adjacent accumulation layer is induced with a high electrical conductivity. This higher electrical conductivity is the higher, the thinner the layer thickness of the trench isolation layer 33 is. However, it is largely independent of the doping of the drift zone 4 , which can therefore be very low to achieve a high breakdown voltage. The doping of the drift zone 4 For example, it may be 1 × 10 14 / cm 3 or less.

Es erfolgt nun eine Beschreibung der 2, worin eine schematische Schnittdarstellung einer weiteren Ausführungsform eines erfindungsgemäßen vertikalen MOS-Leistungstransistors gezeigt ist. Zur Vermeidung unnötiger Wiederholungen werden lediglich die Unterschiede zur Ausführungsform von 1 erläutert, wobei anderweitig Bezug auf die dort gemachten Ausführungen genommen wird.There now follows a description of 2 in which a schematic sectional view of a further embodiment of a vertical MOS power transistor according to the invention is shown. To avoid unnecessary repetition, only the differences from the embodiment of 1 explained, wherein otherwise reference is made to the statements made there.

2 zeigt einen vertikalen MOS-Leistungstransistor, bei dem im Unterschied zu dem in 1 gezeigten MOS-Leistungstransistor kein extern des Halbleiterkörpers 1 angeordnetes, gleichrichtendes Element vorgesehen ist, sondern an Stelle dessen ein in den Halbleiterkörper 1 integriertes, gleichrichtendes Element ausgebildet ist. Zu diesem Zweck ist die Steuerelektrodenanordnung mit einem Drainelektroden 9-seitig an das stark n+-dotierte Steuerelektrodendotiergebiet 15 angrenzenden, p-dotierten Steuerelektrodendotiergebiet 20 versehen, welches sich gemeinsam mit dem n+-dotierten Steuerelektrodendotiergebiet 15 entlang der vertikalen Länge der Drain-Zone 7 erstreckt und durch die Grabenisolationsschicht 33 gegenüber der Drainzone 7 elektrisch isoliert ist. Durch den pn-Übergang des n+-dotierten Steuerelektrodendotiergebiets 15 und des p-dotierten Steuerelektrodendotiergebiets 20 wird somit ein in den Halbleiterkörper 1 integriertes, gleichrichtendes Element geschaffen, das so gerichtet ist, dass ein Stromfluss von dem Drain-Anschluss 10 zur Steuerelektrode 12 im Wesentlichen verhindert ist, so dass unerwünschte Leckströme vorteilhaft vermieden werden können. Weiterhin ist eine gemeinsame Drain-Elektrode 9 sowohl mit der n+-dotierten Drain-Zone 7 als auch mit den hierzu beiderseits angeordneten, p-dotierten Steuerelektrodendotiergebieten 20 verbunden. Aufgrund der in den Halbleiterkörper 1 integrierten Halbleiterdiode mit pn-Übergang sind separate drain-seitige Anschlusselektroden 16 der Steuerelektrodenanordnungen entbehrlich. 2 shows a vertical MOS power transistor in which unlike the in 1 shown MOS power transistor is not external to the semiconductor body 1 arranged, rectifying element is provided, but instead of a in the semiconductor body 1 integrated, rectifying element is formed. For this purpose, the control electrode arrangement with a drain electrode on the 9-side to the heavily n + -doped Steuerelektrodendotiergebiet 15 adjacent, p-doped Steuerdotendotiergebiet 20 provided, which together with the n + -doped Steuerelektrodendotiergebiet 15 along the vertical length of the drain zone 7 extends and through the trench isolation layer 33 opposite the drain zone 7 is electrically isolated. Through the pn junction of the n + -doped Steuerelektrodendotiergebiets 15 and the p-type control electrode doping region 20 thus becomes one in the semiconductor body 1 created integrated, rectifying element, which is directed so that a current flow from the drain terminal 10 to the control electrode 12 is substantially prevented, so that undesirable leakage currents can be advantageously avoided. Furthermore, a common drain electrode 9 both with the n + doped drain zone 7 as well as with this on both sides arranged, p-doped Steuerelektrodendierge Offer 20 connected. Due to the in the semiconductor body 1 Integrated semiconductor diode with pn junction are separate drain-side connection electrodes 16 the control electrode arrangements dispensable.

Es erfolgt nun eine Beschreibung der 3, worin eine schematische Schnittdarstellung einer weiteren Ausführungsform eines erfindungsgemäßen vertikalen MOS-Leistungstransistors gezeigt ist. Zur Vermeidung unnötiger Wiederholungen werden lediglich die Unterschiede zur Ausführungsform von 2 erläutert, wobei anderweitig Bezug auf die dort gemachten Ausführungen genommen wird.There now follows a description of 3 in which a schematic sectional view of a further embodiment of a vertical MOS power transistor according to the invention is shown. To avoid unnecessary repetition, only the differences from the embodiment of 2 explained, wherein otherwise reference is made to the statements made there.

3 zeigt einen vertikalen MOS-Leistungstransistor, bei dem sich im Unterschied zu dem in 2 gezeigten MOS-Leistungstransistor die Grabenisolationsschicht 33 nicht von der ersten Oberfläche 2 des Halbleiterkörpers 1 bis zur zweiten Oberfläche 3 des Halbleiterkörpers 1 erstreckt, sondern sich lediglich von der ersten Oberfläche 2 des Halbleiterkörpers 1 bis über den von dem n+-dotierten Steuerelektrodendotiergebiet 15 und dem p-dotierten Steuerelektrodendotiergebiet 20 geformten pn-Übergang hinweg erstreckt. Hierdurch soll veranschaulicht werden, dass es in dem erfindungsgemäßen MOS-Leistungstransistor nicht zwingend notwendig ist, dass sich die Grabenisolationsschicht 33 bis zur zweiten Oberfläche 3 des Halbleiterkörpers 1 erstreckt, sondern dass es in Hinblick auf die ordnungsgemäße Funktion des MOS-Leistungstransistors vielmehr ausreicht, dass die Grabenisolationsschicht 33 lediglich bis in das p-dotierte Steuerelektrodendotiergebiet 20 hineinreicht. Weiterhin ist nicht zwingend notwendig, dass die Grabenisolationsschicht 33 zwischen der Drain-Zone 7 und den p-dotierten Steuerelektrodendotiergebieten 20 befindlich angeordnet ist, sondern vielmehr kann die Grabenisolationsschicht 33 auch lateral in die p-dotierten Steuerelektrodendotiergebiete 20 hinein versetzt sein. 3 shows a vertical MOS power transistor in which, in contrast to the in 2 shown MOS power transistor, the trench isolation layer 33 not from the first surface 2 of the semiconductor body 1 to the second surface 3 of the semiconductor body 1 extends, but only from the first surface 2 of the semiconductor body 1 to beyond that of the n + -doped Steuerelektrodendotiergebiet 15 and the p-type control electrode doping region 20 extending pn junction formed across. This is intended to illustrate that in the MOS power transistor according to the invention, it is not absolutely necessary that the trench isolation layer 33 to the second surface 3 of the semiconductor body 1 Rather, in view of the proper functioning of the MOS power transistor, it is sufficient that the trench isolation layer 33 only up into the p-doped Steuerelektrodendotiergebiet 20 extends. Furthermore, it is not absolutely necessary that the trench isolation layer 33 between the drain zone 7 and the p-doped control electrode doping regions 20 is located, but rather the trench isolation layer 33 also laterally into the p-doped control electrode doping regions 20 be put in it.

Es erfolgt nun eine Beschreibung der 4, worin eine schematische Schnittdarstellung einer weiteren Ausführungsform eines erfindungsgemäßen vertikalen MOS-Leistungstransistors gezeigt ist. Zur Vermeidung unnötiger Wiederholungen werden lediglich die Unterschiede zur Ausführungsform von 2 erläutert, wobei anderweitig Bezug auf die dort gemachten Ausführungen genommen wird.There now follows a description of 4 in which a schematic sectional view of a further embodiment of a vertical MOS power transistor according to the invention is shown. To avoid unnecessary repetition, only the differences from the embodiment of 2 explained, wherein otherwise reference is made to the statements made there.

4 zeigt einen vertikalen MOS-Leistungstransistor, bei dem im Unterschied zu dem in 2 gezeigten MOS-Leistungstransistor die Steuerelektrodenanordnung verschieden geformt ist. Die Steuerelektrodenanordnung umfasst hierbei:

  • – eine source-seitige Steuerelektrode 12 aus beispielsweise Metall oder stark dotiertem Polysilizium, welche im Wesentlichen benachbart zur p-dotierten Bodyzone 5 angeordnet und durch die Grabenisolierung 33 elektrisch isoliert gegenüber der Bodyzone ist. Die Steuerelektrode 12 soll mit einem Steuerelektrodenpotenzial (z. B. 10 V oder 15 V) verbunden werden.
  • – eine Drainelektroden 9-seitig an die Steuerelektrode angrenzende, elektrisch leitfähige Schicht 21 aus beispielsweise Metall und/oder Silizid.
  • – ein an die elektrisch leitfähige Schicht 21 Drainelektroden 9-seitig angrenzendes, p-dotiertes Steuerelektrodendotiergebiet 13 aus beispielsweise mono- oder polykristallinem Silizium, das sich benachbart zur Drainzone 4 erstreckt und durch die Grabenisolationsschicht 33 von der Drainzone 4 elektrisch isoliert ist.
  • – ein an das p-dotierte Steuerelektrodendotiergebiet 13 Drainelektroden 9-seitig angrenzendes, schwach n–- oder p–-dotiertes Steuerelektrodendotiergebiet 14, welches benachbart zur schwach n–-dotierten Driftzone 4 angeordnet ist und gemeinsam mit dem p-dotierten Steuerelektrodendotiergebiet 13 über dessen gesamte, sich von der Bodyzone 5 bis zur Drainzone 7 erstreckende, vertikale Driftstrecke ausgebildet ist, und weiterhin durch die Grabenisolationsschicht 33 gegenüber der Driftzone 4 elektrisch isoliert ist.
  • – ein an das schwach n–- oder p–-dotierte Steuerelektrodendotiergebiet 14 Drainelektroden 9-seitig angrenzendes, stark n+-dotiertes Steuerelektrodendotiergebiet 15, welches benachbart zur Drainzone 7 angeordnet ist.
  • – ein an das stark n+-dotierte Steuerelektrodendotiergebiet 15 angrenzendes, p-dotiertes Steuerelektrodendotiergebiet 20, welches sich gemeinsam mit dem n+-dotierten Steuerelektrodendotiergebiet 15 entlang der vertikalen Länge der Drain-Zone 7 erstreckt und durch die Grabenisolationsschicht 33 gegenüber der Drainzone 7 elektrisch isoliert ist. Durch den pn-Übergang des n+-dotierten Steuerelektrodendotiergebiets 15 und des p-dotierten Steuerelektrodendotiergebiets 20 wird ein in den Halbleiterkörper 1 integriertes, gleichrichtendes Element geschaffen.
  • – eine gemeinsame Drain-Elektrode 9, welche sowohl mit der n+-dotierten Drainzone 7 als auch mit den hierzu beiderseits angeordneten, p-dotierten Steuerelektrodendotiergebieten 20 verbunden ist.
4 shows a vertical MOS power transistor in which unlike the in 2 shown MOS power transistor, the control electrode assembly is shaped differently. The control electrode arrangement in this case comprises:
  • A source-side control electrode 12 made of, for example, metal or heavily doped polysilicon, which is substantially adjacent to the p-doped body zone 5 arranged and through the trench isolation 33 is electrically isolated from the bodyzone. The control electrode 12 should be connected to a control electrode potential (eg 10 V or 15 V).
  • - A drain electrodes 9-side adjacent to the control electrode, electrically conductive layer 21 from, for example, metal and / or silicide.
  • - One to the electrically conductive layer 21 Drain electrodes 9-sided adjacent, p-doped Steuerelektrodendotiergebiet 13 from, for example, monocrystalline or polycrystalline silicon adjacent to the drain zone 4 extends and through the trench isolation layer 33 from the drain zone 4 is electrically isolated.
  • A to the p-doped Steuerelektrodendotiergebiet 13 Drain electrodes 9-adjacent, weak n - - or p - doped Steuerelektrodendotiergebiet 14 , which is adjacent to the weakly n - doped drift zone 4 is arranged and together with the p-doped control electrode doping region 13 over its entire, away from the bodyzone 5 to the drain zone 7 extending vertical drift path is formed, and further through the trench isolation layer 33 opposite the drift zone 4 is electrically isolated.
  • - one to the weakly n - - or p - doped Steuerelektrodendotiergebiet 14 Drain electrodes 9-side adjacent, heavily n + -doped Steuerelektrodendotiergebiet 15 which is adjacent to the drain zone 7 is arranged.
  • A to the heavily n + doped control electrode doping region 15 adjacent, p-doped control electrode doping region 20 , which together with the n + -doped Steuerelektrodendotiergebiet 15 along the vertical length of the drain zone 7 extends and through the trench isolation layer 33 opposite the drain zone 7 is electrically isolated. Through the pn junction of the n + -doped Steuerelektrodendotiergebiets 15 and the p-type control electrode doping region 20 becomes one in the semiconductor body 1 integrated, rectifying element created.
  • A common drain electrode 9 , which both with the n + -doped drain zone 7 as well as with this on both sides arranged, p-doped Steuerelektrodendotiergebieten 20 connected is.

Falls die Steuerelektrode 12 beispielsweise aus n-dotiertem Polysilizium geformt ist, wird durch die leitfähige Schicht 21 aus beispielsweise Silizid oder Metall ein Kurzschließen des ansonsten durch die Steuerelektrode 12 und das p-dotierte Steuerelektrodendotiergebiet 13 geformten pn-Übergangs erreicht, welcher einen Ladungstransport zum schwach n–- oder p–-dotierten Steuerelektrodendotiergebiet 14 zum Aufbau einer Akkumulationsschicht in der Driftzone 4 behindern würde. Andererseits kann hierdurch eine Entkopplung des ansonsten weiterhin geformten parasitären npn-Bipolartransistors mit einer erheblich verringerten Kollektor-Emitter-Spannung erreicht werden. Falls die Steuerelektrode 12 aus p-dotiertem Polysilizium geformt ist, kann die leitfähige Schicht 21 auch entfallen.If the control electrode 12 formed of n-doped polysilicon, for example, is formed by the conductive layer 21 from, for example, silicide or metal shorting the otherwise by the control electrode 12 and the p-type control electrode doping region 13 reached formed pn junction, which is a charge transport to the weak n - - or p - doped Steuerelektrodendieriergebiet 14 to build up an accumulation layer in the drift zone 4 would hamper. On the other hand, this can decouple the otherwise further formed parasitic NPN bipolar transistor with a significantly reduced collector Emit ter voltage can be achieved. If the control electrode 12 is formed of p-doped polysilicon, the conductive layer 21 also omitted.

Es erfolgt nun eine Beschreibung der 5, worin eine schematische Schnittdarstellung einer weiteren Ausführungsform eines erfindungsgemäßen vertikalen MOS-Leistungstransistors gezeigt ist. Zur Vermeidung unnötiger Wiederholungen werden lediglich die Unterschiede zur Ausführungsform von 4 erläutert, wobei anderweitig Bezug auf die dort gemachten Ausführungen genommen wird.There now follows a description of 5 in which a schematic sectional view of a further embodiment of a vertical MOS power transistor according to the invention is shown. To avoid unnecessary repetition, only the differences from the embodiment of 4 explained, wherein otherwise reference is made to the statements made there.

5 zeigt einen vertikalen MOS-Leistungstransistor, bei dem im Unterschied zu dem in 4 gezeigten MOS-Leistungstransistor neben der Steuerelektrode 12 eine weitere Steuerelektrode 23 aus beispielsweise Metall oder stark dotiertem Polysilizium ausgebildet ist, welche gegenüber der Steuerelektrode 12 durch eine Isolationsschicht 22 elektrisch isoliert ist. 5 shows a vertical MOS power transistor in which unlike the in 4 shown MOS power transistor next to the control electrode 12 another control electrode 23 made of, for example, metal or heavily doped polysilicon, which is opposite to the control electrode 12 through an insulation layer 22 is electrically isolated.

Die Steuerelektrodenanordnung umfasst hierbei:

  • – eine source-seitige erste Steuerelektrode 12 aus beispielsweise Metall oder stark dotiertem Polysilizium, welche im Wesentlichen benachbart zur p-dotierten Bodyzone 5 angeordnet und durch die Grabenisolierung 33 elektrisch isoliert gegenüber der Bodyzone ist. Die erste Steuerelektrode 12 soll mit einem Steuerelektrodenpotenzial (z. B. 10 V oder 15 V) verbunden werden und dient im Wesentlichen zur Ausbildung eines leitfähigen Kanals in der p-dotierten Bodyzone 5.
  • – eine Drainelektroden 9-seitig an die Steuerelektrode 12 angrenzende Isolationsschicht 22 aus beispielsweise Siliziumdioxid.
  • – eine Drainelektroden 9-seitig an die Isolationsschicht 22 angrenzende zweite Steuerelektrode 23, welche durch die Isolationsschicht 22 gegenüber der erste Steuerelektrode 12 und durch die Grabenisolationschicht 33 gegenüber der Driftzone 4 elektrisch isoliert ist. Die zweite Steuerelektrode 23 soll mit einem zusätzlichen Anschluss des Leistungstransistors verbunden werden, der auf einem gegenüber der Source-Elektrode 8 positiven Potential (beispielsweise 10 V oder 15 V) liegt. Die zweite Steuerelektrode 23 dient der Ausbildung einer Akkumulationschicht in der Driftzone 4 und dient somit nicht der Ausbildung eines leitfähigen Kanals in der Bodyzone 5.
  • – ein an die zweite Steuerelektrode 23 Drainelektroden 9-seitig angrenzendes, p-dotiertes Steuerelektrodendotiergebiet 13 aus beispielsweise mono- oder polykristallinem Silizium, das sich benachbart zur Drainzone 4 erstreckt und durch die Grabenisolationsschicht 33 von der Drainzone 4 elektrisch isoliert ist.
  • – ein an das p-dotierte Steuerelektrodendotiergebiet 13 Drainelektroden 9-seitig angrenzendes, schwach n–- oder p–-dotiertes Steuerelektrodendotiergebiet 14, welches benachbart zur schwach n–-dotierten Driftzone 4 angeordnet ist und gemeinsam mit dem p-dotierten Steuerelektrodendotiergebiet 13 über dessen gesamte, sich von der Bodyzone 5 bis zur Drainzone 7 erstreckende, vertikale Driftstrecke ausgebildet ist, und weiterhin durch die Grabenisolationsschicht 33 gegenüber der Driftzone 4 elektrisch isoliert ist.
  • – ein an das schwach n–- oder p–-dotierte Steuerelektrodendotiergebiet 14 Drainelektroden 9-seitig angrenzendes, stark n+-dotiertes Steuerelektrodendotiergebiet 15, welches benachbart zur Drainzone 7 angeordnet ist.
  • – ein an das stark n+-dotierte Steuerelektrodendotiergebiet 15 angrenzendes, p-dotiertes Steuerelektrodendotiergebiet 20, welches sich gemeinsam mit dem n+-dotierten Steuerelektrodendotiergebiet 15 entlang der vertikalen Länge der Drain-Zone 7 erstreckt und durch die Grabenisolationsschicht 33 gegenüber der Drainzone 7 elektrisch isoliert ist. Durch den pn-Übergang des n+-dotierten Steuerelektrodendotiergebiets 15 und des p-dotierten Steuerelektrodendotiergebiets 20 wird ein in den Halbleiterkörper 1 integriertes, gleichrichtendes Element geschaffen.
  • – eine gemeinsame Drain-Elektrode 9, welche sowohl mit der n+-dotierten Drainzone 7 als auch mit den hierzu beiderseits angeordneten, p-dotierten Steuerelektrodendotiergebieten 20 verbunden ist.
The control electrode arrangement in this case comprises:
  • A source-side first control electrode 12 made of, for example, metal or heavily doped polysilicon, which is substantially adjacent to the p-doped body zone 5 arranged and through the trench isolation 33 is electrically isolated from the bodyzone. The first control electrode 12 should be connected to a control electrode potential (eg 10 V or 15 V) and essentially serves to form a conductive channel in the p-doped body zone 5 ,
  • - A drain electrodes 9-sided to the control electrode 12 adjacent insulation layer 22 from, for example, silicon dioxide.
  • - A drain electrodes 9-sided to the insulation layer 22 adjacent second control electrode 23 passing through the insulation layer 22 opposite the first control electrode 12 and through the trench isolation layer 33 opposite the drift zone 4 is electrically isolated. The second control electrode 23 is to be connected to an additional terminal of the power transistor, on one opposite to the source electrode 8th positive potential (for example 10 V or 15 V). The second control electrode 23 serves to form an accumulation layer in the drift zone 4 and thus does not serve to form a conductive channel in the body zone 5 ,
  • - one to the second control electrode 23 Drain electrodes 9-sided adjacent, p-doped Steuerelektrodendotiergebiet 13 from, for example, monocrystalline or polycrystalline silicon adjacent to the drain zone 4 extends and through the trench isolation layer 33 from the drain zone 4 is electrically isolated.
  • A to the p-doped Steuerelektrodendotiergebiet 13 Drain electrodes 9-adjacent, weak n - - or p - doped Steuerelektrodendotiergebiet 14 , which is adjacent to the weakly n - doped drift zone 4 is arranged and together with the p-doped control electrode doping region 13 over its entire, away from the bodyzone 5 to the drain zone 7 extending vertical drift path is formed, and further through the trench isolation layer 33 opposite the drift zone 4 is electrically isolated.
  • - one to the weakly n - - or p - doped Steuerelektrodendotiergebiet 14 Drain electrodes 9-side adjacent, heavily n + -doped Steuerelektrodendotiergebiet 15 which is adjacent to the drain zone 7 is arranged.
  • A to the heavily n + doped control electrode doping region 15 adjacent, p-doped control electrode doping region 20 , which together with the n + -doped Steuerelektrodendotiergebiet 15 along the vertical length of the drain zone 7 extends and through the trench isolation layer 33 opposite the drain zone 7 is electrically isolated. Through the pn junction of the n + -doped Steuerelektrodendotiergebiets 15 and the p-type control electrode doping region 20 becomes one in the semiconductor body 1 integrated, rectifying element created.
  • A common drain electrode 9 , which both with the n + -doped drain zone 7 as well as with this on both sides arranged, p-doped Steuerelektrodendotiergebieten 20 connected is.

Der in 5 gezeigte Leistungstransistor ist somit mit vier Anschlüssen versehen, nämlich einem Anschluss für die Source-Elektrode 8, einem Anschluss für die Drain-Elektrode 9, einem Anschluss für die erste Steuerelektrode 12 und einem Anschluss für die zweite Steuerelektrode 23. Ein Vorteil dieser Struktur liegt darin, dass die elektrische Ladung, die im schwach n–- oder p–-dotierten Steuerelektrodendotiergebiet 14 benötigt wird um in der Driftzone 4 eine Akkumulationsschicht zu induzieren, nicht über die Gatesteuerung, d. h. über die erste Steuerelektrode 12 zur Steuerung eines leitfähigen Kanals in der Bodyzone 5 zugeführt werden muss. Die Steuerelektroden 12-Drain-Kapazität kann demnach klein gehalten werden und ein schnelles Schalten wird nicht behindert.The in 5 shown power transistor is thus provided with four terminals, namely a terminal for the source electrode 8th , a connection for the drain electrode 9 , a connection for the first control electrode 12 and a terminal for the second control electrode 23 , An advantage of this structure is that the electric charge in the weakly n - - or p - -doped Steuerelektrodendotiergebiet 14 is needed around in the drift zone 4 to induce an accumulation layer, not via the gate control, ie via the first control electrode 12 for controlling a conductive channel in the bodyzone 5 must be supplied. The control electrodes 12-drain capacitance can thus be kept small and a fast switching is not hindered.

Es erfolgt nun eine Beschreibung der 6A bis 6E, worin in schematischer Weise anhand einer Abfolge von schematischen Schnittansichten ein Herstellungsverfahren einer weiteren Ausführungsform eines erfindungsgemäßen vertikalen Leistungstransistors, welche zur Ausführungsform von 3 sehr ähnlich ist, veranschaulicht ist.There now follows a description of 6A to 6E in which schematically shows, with the aid of a sequence of schematic sectional views, a production method of a further embodiment of a vertical power transistor according to the invention, which is used for the embodiment of FIG 3 is very similar, is illustrated.

Das Verfahren zur Herstellung des vertikalen Leistungstransistors beginnt mit der Bereitstellung eines n+-dotierten Halbleitersubstrats 24 aus beispielsweise Silizium (6A). Auf das Halbleitersubstrat 24 wird beispielsweise durch epitaktische Abscheidung eine Schicht aus Halbleitermaterial wie Silizum abgeschieden, in welcher beispielsweise anschließend durch Implantation oder bereits durch die Epitaxie p-dotierte Gebiete zur Formung von p-dotierten Steuerelektrodendotiergebieten 20, sowie n+-dotierte Gebiete zur Formung einer Drain-Zone 7, durch welche eine spätere Driftzone niederohmig an das Halbleitersubstrat 24 angeschlossen wird, gebildet werden (6B). Anschließend wird beispielsweise durch epitaktische Abscheidung eine n-dotierte Schicht 25 aus Halbleitermaterial wie Silizium zur Formung einer einen pn-Übergang aufweisenden Halbleiterdiode abgeschieden (lediglich optional), gefolgt von einer Abscheidung einer schwach n–-dotierten Schicht 26 aus beispielsweise Silizium mittels beispielsweise epitaktischer Abscheidung. In der schwach n–-dotierten Schicht 26 wird beispielsweise mittels Implantation und Diffusion oder als Expitaxieschicht eine p-dotierte Schicht 28 erzeugt. Der nun gebildete Halbleiterkörper 1 weist eine obere Oberfläche 2 und eine dieser gegenüberliegende untere Oberfläche 3 auf (6C). Mittels Grabenätzung werden nun vertikale Gräben 11, welche mit isolierendem Material, beispielsweise einer thermisch erzeugten Oxidschicht 33 verfüllt sind, erzeugt. In die Gräben kann gegebenenfalls auch eine Schicht mit einer hohen relativen Dielektrizitätskonstanten (z. B. > 15) eingebracht werden. Die so erzeugten Grabenisolationsschichten 33 erstrecken sich hierbei von der oberen Oberfläche 2 des Halbleiterkörpers 1 bis in die p-dotierte Schicht 20 hinein, also über den pn-Übergang der Halbleiterdiode hinweg. Durch die Grabenisolationsschichten 33 werden eine p-dotierte Kanalzone 5, p-dotierte Steuerelektrodendotiergebiete 13 der Steuerelektroden, sowie eine schwach n–-dotierte Driftzone 4 und schwach n–-dotierte Steuerelektrodendotiergebiete 14 der Steuerelektroden erzeugt. Die schwach n–-dotierte Driftzone 4 und die schwach n–-dotierten Steuerelektrodendotiergebiete 14 weisen somit eine gleiche (schwache) Dotierung des gleichen Leitungstyps auf. Weiterhin wird durch die Grabenisolationsschichten 33 die n-dotierte Schicht 25 unterteilt, wodurch die jeweiligen Halbleiterdioden der beidseitig der Driftzone 4 angeordneten Steuerelektroden erzeugt werden (6D). Dann werden in der Kanalzone 5 beispielsweise mittels Implantation und Diffusion n+-dotierte Source-Zonen 6 geformt und anschließend mittels Metallabscheidung eine Metallschicht auf der oberen Oberfläche 2 des Halbleiterkörpers 1 abgeschieden, welche zur Formung einer Source-Elektrode 8 und jeweiliger metallischer Steuerelektroden 12 strukturiert wird, wobei die Source-Elektrode 8 und die Steuerelektroden 12 durch Abscheidung von isolierendem Material 18 elektrisch voneinander isoliert werden. Schließlich wird auf der unteren Oberfläche 3 des Halbleiterkörpers 1 eine Drain-Elektrode 9 mittels Metallabscheidung geformt (6E). Alle weiteren Schritte zur Fertigstellung des vertikalen Leistungstransistors entsprechen den in der industriellen Serienfertigung angewendeten Prozessschritten, sind dem Fachmann demnach wohlbekannt und müssen hier nicht näher erläutert werden. Im Unterschied zum Ausführungsbeispiel von 3 wird im Ausführungsbeispiel von 6E der Anschluss der n+-dotierten Drainzone 7 und der p-dotierten Steuerelektrodendotiergebiete 20 an die Drain-Elektrode 9 durch das dazwischen liegende n+-dotierte Halbleitersubstrat 24 vermittelt.The method of manufacturing the vertical power transistor begins with the provision of an n + -type semiconductor substrate 24 from, for example, silicon ( 6A ). On the semiconductor substrate 24 For example, by epitaxial deposition, a layer of semiconductor material such as silicon is deposited, in which, for example, subsequently by implantation or by the epitaxy p-doped regions for forming p-doped Steuerelektrodendotiergebieten 20 , as well as n + -doped regions for forming a drain zone 7 through which a later drift zone low impedance to the semiconductor substrate 24 is connected to be formed ( 6B ). Subsequently, for example, by epitaxial deposition, an n-doped layer 25 of semiconductor material such as silicon for forming a pn junction diode comprising semiconductor deposited (only optional), followed a weakly n of a deposition - doped layer 26 from, for example, silicon by means of, for example, epitaxial deposition. In the weakly n - doped layer 26 For example, by means of implantation and diffusion or as an expitaxial layer a p-doped layer 28 generated. The now formed semiconductor body 1 has an upper surface 2 and one of these opposite lower surface 3 on ( 6C ). Trench etching now turns into vertical trenches 11 , which with insulating material, such as a thermally generated oxide layer 33 filled are generated. Optionally, a layer with a high relative dielectric constant (for example> 15) can also be introduced into the trenches. The trench isolation layers thus produced 33 extend from the upper surface 2 of the semiconductor body 1 into the p-doped layer 20 into it, ie beyond the pn junction of the semiconductor diode. Through the trench isolation layers 33 become a p-doped channel zone 5 , p-doped control electrode doping regions 13 the control electrodes, as well as a weakly n - doped drift zone 4 and weak n - doped control electrode doping regions 14 generates the control electrodes. The weakly n - doped drift zone 4 and the weakly n - doped control electrode doping regions 14 thus have an equal (weak) doping of the same conductivity type. Furthermore, by the trench isolation layers 33 the n-doped layer 25 divided, whereby the respective semiconductor diodes of both sides of the drift zone 4 arranged control electrodes are generated ( 6D ). Then be in the channel zone 5 example by means of implantation and diffusion, n + doped source regions 6 formed and then by means of metal deposition, a metal layer on the upper surface 2 of the semiconductor body 1 which is used to form a source electrode 8th and respective metallic control electrodes 12 is structured, wherein the source electrode 8th and the control electrodes 12 by deposition of insulating material 18 be isolated electrically from each other. Finally, on the bottom surface 3 of the semiconductor body 1 a drain electrode 9 formed by metal deposition ( 6E ). All further steps for the completion of the vertical power transistor correspond to the process steps used in industrial series production, are therefore well-known to the person skilled in the art and need not be explained in detail here. In contrast to the embodiment of 3 is in the embodiment of 6E the connection of the n + -doped drain zone 7 and the p-doped control electrode doping regions 20 to the drain electrode 9 by the intermediate n + doped semiconductor substrate 24 taught.

Es erfolgt nun eine Beschreibung der 7A bis 7D, worin in schematischer Weise anhand einer Abfolge von schematischen Schnittansichten ein Herstellungsverfahren einer weiteren Ausführungsform eines erfindungsgemäßen vertikalen Leistungstransistors veranschaulicht ist. Zur Vermeidung unnötiger Wiederholungen werden lediglich die Unterschiede zum Herstellungsverfahren der 6A bis 6E erläutert, wobei anderweitig Bezug auf die dort gemachten Ausführungen genommen wird.There now follows a description of 7A to 7D in which a manufacturing method of a further embodiment of a vertical power transistor according to the invention is schematically illustrated by means of a sequence of schematic sectional views. To avoid unnecessary repetition, only the differences to the manufacturing process of 6A to 6E explained, wherein otherwise reference is made to the statements made there.

Das in den 7A bis 7D veranschaulichte Herstellungsverfahren startet mit einem Halbleiterkörper 1, wie er in 6D veranschaulicht ist. In einem solchen Halbleiterkörper 1 wird an der oberen Oberfläche 2 beispielsweise durch Implantation und Diffusion eine n+-dotierte Schicht 29 erzeugt, auf welcher anschließend eine Isolationsschicht 30 aus einem isolierendem Material, wie einem Oxid, erzeugt wird (7A). Um zu dem Halbleiterkörper von 7A zu gelangen, könnte alternativ auch von einem in 6C veranschaulichten Halbleiterkörper 1 gestartet werden, bei welchem mittels Epitaxie auf der oberen Oberfläche 2 eine n+-dotierte Schicht 29 erzeugt wird, und anschließend die Grabenisolationsschichten 33 geformt werden. Die Isolationsschicht 30 wird anschließend strukturiert, wodurch eine Maskierungsschicht 31 entsteht (7B). Dann wird die n+-dotierte Schicht 29 mittels der Maskierungsschicht 31 geätzt, wobei die Source-Zonen 6 erzeugt werden (6C). Daraufhin werden stark p+-dotierte Gebiete 32 in der p-dotierten Kanalzone 5 und den p-dotierten Steuerelektrodendotiergebieten 13 beispielsweise mittels Implantation und Diffusion erzeugt und schließlich metallisches Material, beispielsweise Aluminium, zur Erzeugung der Source-Elektrode 8 und der metallischen Steuerelektroden 12, welche durch die Maskierungsschicht 31 voneinander elektrisch isoliert sind, abgeschieden. Die stark p+-dotierten Gebiete 32 in der p-dotierten Kanalzone 5 und den p-dotierten Steuerelektrodendotiergebieten 13 dienen hierbei einem niederohmigen Anschluss der jeweiligen Elektroden. Anschließend wird noch die Drain-Elektrode 9 auf der unteren Oberfläche 3 des Halbleiterkörpers geformt.That in the 7A to 7D illustrated manufacturing method starts with a semiconductor body 1 as he is in 6D is illustrated. In such a semiconductor body 1 becomes on the upper surface 2 for example, by implantation and diffusion an n + -doped layer 29 produced on which then an insulation layer 30 is produced from an insulating material, such as an oxide ( 7A ). To go to the semiconductor body of 7A Alternatively, it could also come from an in 6C illustrated semiconductor body 1 be started, in which by means of epitaxy on the upper surface 2 an n + -doped layer 29 is generated, and then the trench isolation layers 33 be formed. The insulation layer 30 is then patterned, creating a masking layer 31 arises ( 7B ). Then the n + -doped layer 29 by means of the masking layer 31 etched, with the source zones 6 be generated ( 6C ). Then be heavily p + doped areas 32 in the p-doped channel zone 5 and the p-doped control electrode doping regions 13 For example, generated by implantation and diffusion and finally metallic material, such as aluminum, for generating the source electrode 8th and the metallic control electrodes 12 passing through the masking layer 31 are electrically isolated from each other, deposited. The heavily p + -doped regions 32 in the p-doped channel zone 5 and the p-doped control electrode doping regions 13 serve in this case a low-resistance connection of the respective electrodes. Subsequently, the drain electrode is still 9 on the bottom surface 3 formed of the semiconductor body.

Es erfolgt nun eine Beschreibung der 8, worin eine schematische Schnittdarstellung einer weiteren Ausführungsform eines erfindungsgemäßen vertikalen MOS-Leistungstransistors gezeigt ist. Zur Vermeidung unnötiger Wiederholungen werden lediglich die Unterschiede zur Ausführungsform von 7D erläutert, wobei anderweitig Bezug auf die dort gemachten Ausführungen genommen wird.There now follows a description of 8th in which a schematic sectional illustration of a further embodiment of a method according to the invention vertical MOS power transistor is shown. To avoid unnecessary repetition, only the differences from the embodiment of 7D explained, wherein otherwise reference is made to the statements made there.

Der vertikale Leistungstransistor von 8 unterscheidet sich von dem vertikalen Leistungstransistor von 7D dahingehend, dass keine n-dotierte Schicht 25 erzeugt wurde. Die einen pn-Übergang aufweisende Halbleiterdiode wird in der Ausführungsform von 8 durch das schwach n–-dotierte Steuerelektrodendotiergebiet 14 und das p-dotierte Steuerelektrodendotiergebiet 20 geformt.The vertical power transistor of 8th differs from the vertical power transistor of 7D in that no n-doped layer 25 was generated. The pn junction semiconductor diode is used in the embodiment of FIG 8th through the weakly n - doped control electrode doping region 14 and the p-type control electrode doping region 20 shaped.

Es erfolgt nun eine Beschreibung der 9, worin eine schematische Schnittdarstellung einer weiteren Ausführungsform eines erfindungsgemäßen vertikalen MOS-Leistungstransistors gezeigt ist. Zur Vermeidung unnötiger Wiederholungen werden lediglich die Unterschiede zur Ausführungsform von 7D erläutert, wobei anderweitig Bezug auf die dort gemachten Ausführungen genommen wird.There now follows a description of 9 in which a schematic sectional view of a further embodiment of a vertical MOS power transistor according to the invention is shown. To avoid unnecessary repetition, only the differences from the embodiment of 7D explained, wherein otherwise reference is made to the statements made there.

Der vertikale Leistungstransistor von 9 unterscheidet sich von dem vertikalen Leistungstransistor von 7D dahingehend, dass in dem vertikalen Graben 11 neben einem isolierenden Material 33 ein zusätzliches Dielektrikum 34 mit einer hohen relativen Dielektrizitätskonstanten (z. B. > 15) eingebracht wurde. Der Vorteil dieser Ausführungsform liegt darin, dass bei der Herstellung der vertikale Graben 11 breiter geätzt werden kann, ohne die Kapazität zwischen der Driftzone 4 und dem schwach dotierten Steuerelektrodendotiergebiet 14 wesentlich zu verringern.The vertical power transistor of 9 differs from the vertical power transistor of 7D in that in the vertical trench 11 next to an insulating material 33 an additional dielectric 34 with a high relative dielectric constant (eg> 15) was introduced. The advantage of this embodiment is that in the manufacture of the vertical trench 11 can be etched wider without the capacitance between the drift zone 4 and the lightly doped control electrode doping region 14 to reduce substantially.

Es erfolgt nun eine Beschreibung der 10, worin eine schematische Schnittdarstellung einer weiteren Ausführungsform eines erfindungsgemäßen vertikalen MOS-Leistungstransistors gezeigt ist. Zur Vermeidung unnötiger Wiederholungen werden lediglich die Unterschiede zur Ausführungsform von 2 erläutert, wobei anderweitig Bezug auf die dort gemachten Ausführungen genommen wird.There now follows a description of 10 in which a schematic sectional view of a further embodiment of a vertical MOS power transistor according to the invention is shown. To avoid unnecessary repetition, only the differences from the embodiment of 2 explained, wherein otherwise reference is made to the statements made there.

Der vertikale Leistungstransistor von 10 unterscheidet sich von dem vertikalen Leistungstransistor von 2 dahingehend, dass in den vertikalen Gräben 11 neben einem isolierenden Material 33 ein zusätzliches Dielektrikum 34 mit einer hohen relativen Dielektrizitätskonstanten (z. B. > 15) eingebracht wurde.The vertical power transistor of 10 differs from the vertical power transistor of 2 to the effect that in the vertical trenches 11 next to an insulating material 33 an additional dielectric 34 with a high relative dielectric constant (eg> 15) was introduced.

Es erfolgt nun eine Beschreibung der 11A bis 11F, worin in schematischer Weise anhand einer Abfolge von schematischen Schnittansichten ein weiteres Herstellungsverfahren einer weiteren Ausführungsform, welche zur Ausführungsform von 7D sehr ähnlich ist, eines erfindungsgemäßen vertikalen Leistungstransistors veranschaulicht ist.There now follows a description of 11A to 11F in which schematically by means of a sequence of schematic sectional views, another production method of a further embodiment, which is the embodiment of 7D is very similar, a vertical power transistor according to the invention is illustrated.

Das Verfahren zur Herstellung des vertikalen Leistungstransistors beginnt mit der Bereitstellung eines n+-dotierten Halbleitersubstrats 24 aus beispielsweise Silizium. Auf das Halbleitersubstrat 24 wird beispielsweise durch epitaktische Abscheidung eine n-dotierte Schicht 25 aus Halbleitermaterial wie Silizum erzeugt und hierauf anschließend beispielsweise durch Epitaxie eine schwach n–-dotierte Schicht 26 aus Halbleitermaterial wie Silizum erzeugt. Dann wird auf die schwach n–-dotierte Schicht 26 eine Maskierungsschicht 35 aus beispielsweise Siliziumoxid aufgebracht und strukturiert ( 11A). Daraufhin werden Gräben 36 bis in das n+-dotierte Halbleitersubstrat 24 hinein geätzt (11B). Dem folgt das Aufbringen einer Isolationsschicht 33 zumindest auf den Grabenseitenwänden 37 der Gräben 36, was beispielsweise durch thermische Oxidation erfolgen kann, und ein Entfernen der Isolationsschicht am Grabenboden 38 der Gräben 36, was beispielsweise durch anisotrope Ätzung erfolgen kann (11C). Dann erfolgt ein Aufwachsen von unterschiedlich dotierten Schichten in den Gräben 36 beispielsweise mittels selektiver Epitaxie, nämlich ein p-dotiertes Steuerelektrodendotiergebiet 20, ein n-dotiertes Steuerelektrodendotiergebiet 25 und ein schwach n–-dotiertes Steuerelektrodendotiergebiet 14 (11D). Anschließend wird nach dem Entfernen der Maskierungsschicht 35 eine p-dotierte Schicht in der oberen Oberfläche 2 beispielsweise mittels Implantation und Diffusion erzeugt, um die p-dotierte Kanalzone 5 und die p-dotierten Steuerelektrodendotiergebiete 13 zu formen (11E). Daraufhin werden stark n+-dotierte Soucezonen 6 und stark p+-dotierte Gebiete 32 in der p-dotierten Kanalzone 5 und den p-dotierten Steuerelektrodendotiergebieten 13 beispielsweise mittels Implantation und Diffusion erzeugt und schließlich metallisches Material, beispielsweise Aluminium, zur Erzeugung der Source-Elektrode 8 und der metallischen Steuerelektroden 12, welche durch die Isolationsschichtmaske 31 voneinander elektrisch isoliert sind, abgeschieden. Die stark p+-dotierten Gebiete 32 in der p-dotierten Kanalzone 5 und den p-dotierten Steuerelektrodendotiergebieten 13 dienen hierbei einem niederohmigen Anschluss der jeweiligen Elektroden. Anschließend wird noch die Drain-Elektrode 9 auf der unteren Oberfläche 3 des Halbleiterkörpers geformt (11F). Alle weiteren Schritte zur Fertigstellung des vertikalen Leistungstransistors entsprechen den in der industriellen Serienfertigung angewendeten Prozessschritten, sind dem Fachmann demnach wohlbekannt und müssen hier nicht näher erläutert werden.The method of fabricating the vertical power transistor begins with the provision of an n + -doped semiconductor substrate 24 from, for example, silicon. On the semiconductor substrate 24 For example, an epitaxial deposition becomes an n-doped layer 25 of semiconductor material such as silicon and then, for example, by epitaxy a weakly n - doped layer 26 made of semiconductor material such as silicon. Then it is applied to the weakly n - doped layer 26 a masking layer 35 made of, for example, silicon oxide and structured ( 11A ). Then trenches are created 36 to the n + -doped semiconductor substrate 24 etched into it ( 11B ). This is followed by the application of an insulating layer 33 at least on the trench sidewalls 37 the trenches 36 , which can be done for example by thermal oxidation, and removing the insulation layer at the trench bottom 38 the trenches 36 , which can be done for example by anisotropic etching ( 11C ). Then, growth of differently doped layers occurs in the trenches 36 for example by means of selective epitaxy, namely a p-doped Steuerelektrodendotiergebiet 20 , an n-doped control electrode doping region 25 and a weakly n - doped control electrode doping region 14 ( 11D ). Subsequently, after removal of the masking layer 35 a p-doped layer in the upper surface 2 for example, by implantation and diffusion generated around the p-doped channel zone 5 and the p-doped control electrode doping regions 13 to shape ( 11E ). As a result, heavily n + -doped souce zones 6 and heavily p + doped areas 32 in the p-doped channel zone 5 and the p-doped control electrode doping regions 13 For example, generated by implantation and diffusion and finally metallic material, such as aluminum, for generating the source electrode 8th and the metallic control electrodes 12 passing through the insulation layer mask 31 are electrically isolated from each other, deposited. The heavily p + -doped regions 32 in the p-doped channel zone 5 and the p-doped control electrode doping regions 13 serve in this case a low-resistance connection of the respective electrodes. Subsequently, the drain electrode is still 9 on the bottom surface 3 of the semiconductor body ( 11F ). All further steps for the completion of the vertical power transistor correspond to the process steps used in industrial series production, are therefore well-known to the person skilled in the art and need not be explained in detail here.

Alternativ hierzu kann eine Grabenätzung im Bereich der späteren Driftstrecke und die Erzeugung der Driftstecke mittels selektiver Epitaxie erfolgen.alternative this can be a trench etching in the area of later Drift path and the production of Driftstecke using selective Epitaxy done.

Die Erfindung ist nicht auf die gezeigten Ausführungsformen eingeschränkt. Insbesondere sind die Dotiergebiete vom ersten und zweiten Ladungsträgertyp jeweils sowohl als n-dotierte Gebiete wie auch als p-dotierte Gebiete ausführbar.The The invention is not limited to the embodiments shown. Especially are the doping regions of the first and second charge carrier type, respectively both as n-doped regions as well as p-doped regions executable.

11
HalbleiterkörperSemiconductor body
22
obere Halbleiterkörperoberflächeupper Semiconductor body surface
33
untere Halbleiterkörperoberflächelower Semiconductor body surface
44
Drift-ZoneDrift region
55
Kanalzonecanal zone
66
Sourcezonesource zone
77
Drainzonedrain region
88th
Source-ElektrodeSource electrode
99
Drain-ElektrodeDrain
1010
Drain-AnschlussDrain
1111
Grabendig
1212
Steuerelektrodecontrol electrode
1313
p-dotiertes Steuerelektrodendotiergebietp-doped Steuerelektrodendotiergebiet
1414
schwach dotiertes Steuerelektrodendotiergebietweak doped control electrode doping area
1515
n+-dotiertes Steuerelektrodendotiergebietn + doped control electrode doping region
1616
Anschlusselektrodeterminal electrode
1717
gleichrichtendes Elementrectifying element
1818
Isolationsmaterialinsulation material
1919
Isolationsmaterialinsulation material
2020
p-dotiertes Steuerelektrodendotiergebietp-doped Steuerelektrodendotiergebiet
2121
leitfähige Schichtconductive layer
2222
Isolationsschichtinsulation layer
2323
zweite Steuerelektrodesecond control electrode
2424
Substratsubstratum
2525
n-dotierte Schichtn-doped layer
2626
schwach n-dotierte Schichtweak n-doped layer
2727
p-dotiertes Gebietp-doped area
2828
p-dotierte Schichtp-doped layer
2929
n+-dotierte Schichtn + -doped layer
3030
Isolationsschichtinsulation layer
3131
Isolationsschichtinsulation layer
3232
p+-dotiertes Gebietp + -doped area
3333
Isolationsschichtinsulation layer
3434
Schicht mit hoher Dielektrizitätskonstantelayer with high dielectric constant
3535
Maskierungsschichtmasking layer
3636
Grabendig
3737
GrabenseitenwandGrave side wall
3838
Grabenbodengrave soil

Claims (29)

Mittels Feldeffekt steuerbares Halbleiterbauelement, welches umfasst: – einen Halbleiterkörper mit einer an einer ersten Oberfläche ausgebildeten, eine erste Elektrode umfassenden, ersten Anschlusszone eines ersten Leitungstyps (n) und einer an einer insbesondere der ersten Oberfläche gegenüberliegenden zweiten Oberfläche ausgebildeten, eine zweite Elektrode umfassenden, zweiten Anschlusszone des ersten Leitungstyps (n), – eine zwischen der ersten und der zweiten Anschlusszone ausgebildeten Kanalzone eines zweiten Leitungstyps (p), – eine wenigstens benachbart zu der Kanalzone, elektrisch isoliert gegenüber dem Halbleiterkörper angeordnete Steuerelektrodenanordnung zur Steuerung von Stromflüssen zwischen den beiden Elektroden, – eine zwischen der Kanalzone und der zweiten Anschlusszone angeordnete, schwach dotierte Driftzone des ersten Leitungstyps (n), welche eine Driftstrecke zwischen der Kanalzone und der zweiten Anschlusszone definiert, dadurch gekennzeichnet, dass die Steuerelektrodenanordnung wenigstens ein erstes Steuerelektrodendotiergebiet mit einer schwachen Dotierung umfasst, wobei die Steuerelektrodenanordnung, insbesondere das erste Steuerelektrodendotiergebiet, zumindest zu einem Teil der Driftstrecke der Driftzone benachbart angeordnet und dieser gegenüber elektrisch isoliert ist.Field effect controllable semiconductor component comprising: a semiconductor body having a first surface formed first electrode comprising a first connection zone of a first conductivity type (n) and formed on a particular of the first surface opposite second surface, comprising a second electrode, second connection zone of the first conductivity type (n), a channel zone of a second conductivity type (p) formed between the first and the second connection zone, a control electrode arrangement arranged at least adjacent to the channel zone, electrically insulated from the semiconductor body for controlling current flows between the two electrodes , - a lightly doped drift zone of the first conductivity type (n) arranged between the channel zone and the second connection zone, which defines a drift path between the channel zone and the second connection zone, characterized in that the control electrode arrangement comprises at least one first control electrode doping region with a weak doping, wherein the control electrode arrangement, in particular the first control electrode doping region, is arranged adjacent to and electrically insulated from at least part of the drift zone of the drift zone. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass das erste Steuerelektrodendotiergebiet vom ersten Leitungstyp (n) ist.Semiconductor component according to Claim 1, characterized the first control electrode doping region of the first conductivity type (n) is. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass das erste Steuerelektrodendotiergebiet vom zweiten Leitungstyp (p) ist.Semiconductor component according to Claim 1, characterized the first control electrode doping region is of the second conductivity type (p) is. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass sich das erste Steuerelektrodendotiergebiet benachbart zur gesamten Driftstrecke der Driftzone erstreckt.Semiconductor component according to one of Claims 1 to 3, characterized in that the first Steuerelektrodendotiergebiet extending adjacent to the entire drift path of the drift zone. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Steuerelektrodenanordnung auf der Seite der ersten Anschlusszone ein an das erste Steuerelektrodendotiergebiet angrenzendes zweites Steuerelektrodendotiergebiet vom zweiten Leitungstyp (p) umfasst.Semiconductor component according to one of Claims 1 to 4, characterized in that the control electrode arrangement the first port zone side to the first gate doping region adjacent second control electrode doping region of the second conductivity type (p). Halbleiterbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Steuerelektrodenanordnung auf der Seite der zweiten Anschlusszone ein an das erste Steuerelektrodendotiergebiet angrenzendes drittes Steuerelektrodendotiergebiet vom ersten Leitungstyp (n) umfasst.Semiconductor component according to one of Claims 1 to 5, characterized in that the control electrode arrangement the side of the second connection zone to the first control electrode doping region adjacent third control electrode doping region of the first conductivity type (n). Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass wenigstens zwischen dem ersten Steuerelektrodendotiergebiet und der Driftzone eine Isolationsschicht ausgebildet ist.Semiconductor component according to one of Claims 1 to 6, characterized in that at least between the first Steuerelektrodendotiergebiet and the drift zone is formed an insulating layer. Halbleiterbauelement nach Anspruch 7, dadurch gekennzeichnet, dass die Isolationsschicht in Form einer Grabenisolationschicht geformt ist.Semiconductor component according to Claim 7, characterized that the insulation layer in the form of a trench isolation layer is shaped. Halbleiterbauelement nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, dass sich die Isolationsschicht von der ersten Oberfläche des Halbleiterkörpers bis zu dessen zweiter Oberfläche erstreckt.Semiconductor component according to one of Ansprü 7 or 8, characterized in that the insulating layer extends from the first surface of the semiconductor body to its second surface. Halbleiterbauelement nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass die Isolationsschicht mehrere Schichten dielektrischer Materialien umfasst.Semiconductor component according to one of Claims 7 to 9, characterized in that the insulating layer comprises a plurality of layers dielectric materials. Halbleiterbauelement nach Anspruch 10, dadurch gekennzeichnet, dass die Isolationsschicht wenigstens eine Schicht mit einer hohen Dielektrizitätskonstanten umfasst.Semiconductor component according to Claim 10, characterized the insulation layer has at least one layer with a high permittivity includes. Halbleiterbauelement nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, dass die Isolationsschicht eine Schichtdicke von weniger als 0,5 Mikrometer aufweist.Semiconductor component according to one of Claims 7 to 11, characterized in that the insulating layer has a layer thickness of less than 0.5 microns. Halbleiterbauelement nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, dass die Isolationsschicht eine Schichtdicke von weniger als 0,2 Mikrometer aufweist.Semiconductor component according to one of Claims 7 to 11, characterized in that the insulating layer has a layer thickness of less than 0.2 microns. Halbleiterbauelement nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, dass die Isolationsschicht eine Schichtdicke von ca. 0,1 Mikrometer aufweist.Semiconductor component according to one of Claims 7 to 11, characterized in that the insulating layer has a layer thickness of about 0.1 microns. Halbleiterbauelement nach einem der Ansprüche 7 bis 14, dadurch gekennzeichnet, dass die Steuerelektrodenanordnung mit der zweiten Elektrode elektrisch leitend verbunden ist.Semiconductor component according to one of Claims 7 to 14, characterized in that the control electrode arrangement with the second electrode is electrically conductively connected. Halbleiterbauelement nach Anspruch 15, dadurch gekennzeichnet, dass die Steuerelektrodenanordnung über ein den Stromfluss von der zweiten Elektrode zur Steuerelektrodenanordnung hin im Wesentlichen sperrendes, gleichrichtendes Element mit der zweiten Elektrode elektrisch leitend verbunden ist.Semiconductor component according to Claim 15, characterized that the control electrode arrangement via a current flow of the second electrode to the control electrode assembly substantially blocking, rectifying element with the second electrode electrically is conductively connected. Halbleiterbauelement nach Anspruch 16, dadurch gekennzeichnet, dass das gleichrichtende Element eine außerhalb des Halbleiterkörpers angeordnete, einen pn-Übergang aufweisende Halbleiterdiode ist.Semiconductor component according to Claim 16, characterized that the rectifying element is arranged outside the semiconductor body, a pn junction having semiconductor diode. Halbleiterbauelement nach Anspruch 16, dadurch gekennzeichnet, dass das gleichrichtende Element eine in den Halbleiterkörper integrierte, einen pn-Übergang aufweisende Halbleiterdiode ist.Semiconductor component according to Claim 16, characterized that the rectifying element has an integrated into the semiconductor body, a pn junction having semiconductor diode. Halbleiterbauelement nach Anspruch 18, dadurch gekennzeichnet, dass die Steuerelektrodenanordnung zur Ausbildung des pn-Übergangs ein auf der Seite der zweiten Anschlusszone an das dritte Steuerelektrodendotiergebiet vom ersten Leitungstyp (n) angrenzendes viertes Steuerelektrodendotiergebiet vom zweiten Leitungstyp (p) umfasst.Semiconductor component according to Claim 18, characterized that the control electrode arrangement for forming the pn junction a on the side of the second connection zone to the third Steuerelektrodendotiergebiet of the first conductivity type (s) adjacent fourth control electrode doping region of the second conductivity type (p). Halbleiterbauelement nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, dass die Steuerelektrodenanordnung eine benachbart zu der Kanalzone und elektrisch isoliert gegenüber dem Halbleiterkörper angeordnete erste Steuerelektrode zur Steuerung von Stromflüssen zwischen den beiden Elektroden und eine gegenüber der ersten Elektrode elektrisch isolierte zweite Steuerelektrode, welche wenigstens das erste Steuerelektrodendotiergebiet umfasst, aufweist.Semiconductor component according to one of Claims 1 to 19, characterized in that the control electrode arrangement a adjacent to the channel region and electrically isolated from the semiconductor body first control electrode for controlling current flows between the two electrodes and one opposite the first electrode electrically insulated second control electrode, which comprises at least the first control electrode doping area, having. Halbleiterbauelement nach Anspruch 20, dadurch gekennzeichnet, dass die zweite Steuerelektrode gegenüber der ersten Steuerelektrode elektrisch isoliert ist.Semiconductor component according to Claim 20, characterized that the second control electrode with respect to the first control electrode is electrically isolated. Halbleiterbauelement nach einem der Ansprüche 1 bis 21, dadurch gekennzeichnet, dass das erste Steuerelektrodendotiergebiet aus monokristallinem Halbleitermaterial besteht.Semiconductor component according to one of Claims 1 to 21, characterized in that the first Steuerelektrodendotiergebiet consists of monocrystalline semiconductor material. Verfahren zur Herstellung eines mittels Feldeffekt steuerbaren Halbleiterbauelements, welches einen Halbleiterkörper mit einer an einer ersten Oberfläche ausgebildeten und eine erste Elektrode umfassenden ersten Anschlusszone eines ersten Leitungstyps (n) und einer an einer insbesondere der ersten Oberfläche gegenüberliegenden zweiten Oberfläche ausgebildeten und eine zweite Elektrode umfassenden zweiten Anschlusszone des ersten Leitungstyps (n), eine zwischen der ersten und der zweiten Anschlusszone ausgebildete Kanalzone eines zweiten Leitungstyps (p), eine wenigstens benachbart zu der Kanalzone, elektrisch isoliert gegenüber dem Halbleiterkörper angeordnete Steuerelektrodenanordnung zur Steuerung von Stromflüssen zwischen den beiden Elektroden, und eine zwischen der Kanalzone und der zweiten Anschlusszone angeordnete, schwach dotierte Driftzone des ersten Leitungstyps (n), welche eine Driftstrecke zwischen der Kanalzone und der zweiten Anschlusszone definiert, umfasst, dadurch gekennzeichnet, dass es einen Schritt der Formung einer Steuerelektrodenanordnung, welche wenigstens ein erstes Steuerelektrodendotiergebiet mit einer schwachen Dotierung umfasst, wobei die Steuerelektrodenanordnung, insbesondere das erste Steuerelektrodendotiergebiet, zumindest zu einem Teil der Driftstrecke der Driftzone benachbart angeordnet und dieser gegenüber elektrisch isoliert ist, umfasst.Method of producing a field effect controllable semiconductor device having a semiconductor body with one on a first surface formed and a first electrode comprehensive first connection zone a first conductivity type (s) and one at a particular of the first surface opposite second surface formed and a second electrode comprehensive second connection zone of the first conductivity type (n), one between the first and the second Terminal zone formed channel zone of a second conductivity type (P), one at least adjacent to the channel zone, electrically isolated compared to the Semiconductor body arranged control electrode arrangement for controlling current flows between the two electrodes, and one between the channel zone and the second Terminal zone arranged, lightly doped drift zone of the first Conductivity type (s), which is a drift path between the channel zone and the second terminal zone, comprises, characterized in that it comprises a step of forming a control electrode arrangement, which at least a first control electrode doping area with a weak doping, wherein the control electrode arrangement, in particular the first Steuerelektrodendotiergebiet, at least to a portion of the drift path of the drift zone adjacent and this opposite is electrically isolated. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass es die folgenden Schritte umfasst: – Bereitstellen eines Halbleiterkörpers mit einem Halbleitersubstrat vom ersten Leitungstyp (n), einer schwach dotierten Schicht vom ersten Leitungstyp (n) auf dem Halbleitersubstrat und einer dotierten Schicht vom zweiten Leitungstyp (p) auf der schwach dotierten Schicht vom ersten Leitungstyp (n); – Ätzen von vertikalen Gräben von einer dem Halbleitersubstrat gegenüberliegenden, oberen Oberfläche des Halbleiterkörpers bis in das Halbleitersubstrat hinein zum Formen einer Kanalzone vom zweiten Leitungstyp (p), eines Steuerelektrodendotiergebiets vom zweiten Leitungstyp (p), einer schwach dotierten Driftzone vom ersten Leitungstyp (n) und eines schwach dotierten Steuerelektrodendotiergebiets vom ersten Leitungstyp (n) und Formen von isolierendem Material in den vertikalen Gräben, insbesondere durch Füllen der vertikalen Gräben mit isolierendem Material und/oder Erzeugen des isolierenden Materials durch Oxidation, – Formen von stark dotierten Source-Gebieten vom ersten Leitungstyp (n) in der Kanalzone; – Abscheiden einer Schicht aus einem metallischen Material auf der oberen Oberfläche des Halbleiterkörpers und Strukturieren der metallischen Schicht zur Ausbildung einer Source-Elektrode und hiervon elektrisch isolierten Steuerelektroden: – Abscheiden einer Schicht aus einem metallischen Material auf einer der oberen Oberfläche gegenüberliegenden, unteren Oberfläches des Halbleitersubstrats.A method according to claim 23, characterized in that it comprises the following steps: - providing a semiconductor body with a semiconductor substrate of the first conductivity type (n), a lightly doped layer of the first conductivity type (n) on the semiconductor substrate and a doped one Second conductivity type layer (p) on the lightly doped first conductivity type layer (s); Etching vertical trenches from an upper surface of the semiconductor body opposite the semiconductor substrate into the semiconductor substrate to form a second conductivity type channel region (p), a second conductivity type control electrode doping region (p), a lightly doped first conductivity type drift region (s) and a lightly doped control electrode doping region of the first conductivity type (s) and forming insulating material in the vertical trenches, in particular by filling the vertical trenches with insulating material and / or producing the insulating material by oxidation, forming heavily doped source regions from the first one Conductivity type (s) in the channel zone; Depositing a layer of a metallic material on the upper surface of the semiconductor body and patterning the metallic layer to form a source electrode and electrically insulated control electrodes thereon: depositing a layer of a metallic material on a lower surface of the semiconductor substrate opposite the upper surface , Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass es die folgenden Schritte umfasst: – Bereitstellen eines Halbleiterkörpers mit einem Halbleitersubstrat vom ersten Leitungstyp (n), einem dotierten Gebiet vom zweiten Leitungstyp (p) auf dem Halbleitersubstrat und einer dotierten Schicht vom ersten Leitungstyp (n) zumindest auf dem dotierten Gebiet vom zweiten Leitungstyp (p) zur Formung eines pn-Übergangs, einer schwach dotierten Schicht vom ersten Leitungstyp (n) auf der dotierten Schicht vom ersten Leitungstyp (n), einer dotierten Schicht vom zweiten Leitungstyp (p) auf der schwach dotierten Schicht vom ersten Leitungstyp (n); – Ätzen von vertikalen Gräben von einer dem Halbleitersubstrat gegenüberliegenden, oberen Oberfläche des Halbleiterkörpers bis über den pn-Übergang hinweg zum Formen einer Kanalzone vom zweiten Leitungstyp (p), eines Steuerelektrodendotiergebiets vom zweiten Leitungstyp (p), einer schwach dotierten Driftzone vom ersten Leitungstyp (n), eines schwach dotierten Steuerelektrodendotiergebiets vom ersten Leitungstyp (n) und von pn-Dioden und Füllen der vertikalen Gräben mit isolierendem Material, und Formen von isolierendem Material in den vertikalen Gräben, insbesondere durch Füllen der vertikalen Gräben mit isolierendem Material und/oder Erzeugen des isolierenden Materials durch Oxidation; – Formen von stark dotierten Source-Gebieten vom ersten Leitungstyp (n) in der Kanalzone; – Abscheiden einer Schicht aus einem metallischen Material auf der oberen Oberfläche des Halbleiterkörpers und Strukturieren der metallischen Schicht zur Ausbildung einer Source-Elektrode und hiervon elektrisch isolierten Steuerelektroden; – Abscheiden einer Schicht aus einem metallischem Material auf einer der oberen Oberfläche gegenüberliegenden, unteren Oberfläche des Halbleitersubstrats.Method according to claim 23, characterized, that it includes the following steps: - Providing a semiconductor body with a semiconductor substrate of the first conductivity type (n), a doped one Area of the second conductivity type (p) on the semiconductor substrate and a doped layer of the first conductivity type (s) at least the doped region of the second conductivity type (p) for forming a pn junction, a lightly doped layer of the first conductivity type (s) on the doped layer of the first conductivity type (n), a doped layer of second conductivity type (p) on the lightly doped layer of the first Line type (s); - etching of vertical trenches from an upper surface of the semiconductor substrate opposite to the Semiconductor body to about the pn junction for forming a channel region of the second conductivity type (p), one Control electrode doping region of the second conductivity type (p), a lightly doped drift zone of the first conductivity type (s), a weakly doped Control electrode doping region of the first conductivity type (n) and of pn diodes and fill the vertical trenches with insulating material, and forms of insulating material in the vertical trenches, in particular by filling the vertical trenches with insulating material and / or generating the insulating material by oxidation; - To shape of heavily doped source regions of the first conductivity type (n) in the canal zone; - Separate a layer of a metallic material on the upper surface of the Semiconductor body and structuring the metallic layer to form a Source electrode and electrically isolated control electrodes therefrom; - Separate a layer of a metallic material on one of the upper surface opposite, lower surface of the semiconductor substrate. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass es die folgenden Schritte umfasst: – Bereitstellen eines Halbleiterkörpers mit einem Halbleitersubstrat vom ersten Leitungstyp (n), einer schwach dotierten Schicht vom ersten Leitungstyp (n) auf dem Halbleitersubstrat einer dotierten Schicht vom zweiten Leitungstyp (p) auf der schwach dotierten Schicht vom ersten Leitungstyp (n), einer stark dotierten Schicht vom ersten Leitungstyp (n) auf der dotierten Schicht vom zweiten Leitungstyp (p); – Ätzen von vertikalen Gräben von einer dem Halbleitersubstrat gegenüberliegenden, oberen Oberfläche des Halbleiterkörpers bis in das Halbleitersubstrat hinein zum Formen einer Kanalzone vom zweiten Leitungstyp (p), eines Steuerelektrodendotiergebiets vom zweiten Leitungstyp (p), einer schwach dotierten Driftzone vom ersten Leitungstyp (n) und eines schwach dotierten Steuerelektrodendotiergebiets vom ersten Leitungstyp (n) und Formen von isolierendem Material in den vertikalen Gräben, insbesondere durch Füllen der vertikalen Gräben mit isolierendem Material und/oder Erzeugen des isolierenden Materials durch Oxidation; – Abscheiden einer Schicht aus isolierendem Material auf der oberen Oberfläche des Halbleiterkörpers und Strukturieren der Schicht aus einem isolierenden Material zum Formen einer Maskierungsschicht; – Ätzen der stark dotierten Schicht vom ersten Leitungstyp (n) zum Erzeugen von Source-Gebieten; – Formen von stark dotierten Gebieten vom zweiten Leitungstyp (p) in der Kanalzone; – Abscheiden einer Schicht aus einem metallischen Material. auf der oberen Oberfläche des Halbleiterkörpers zur Ausbildung einer Source-Elektrode und hiervon elektrisch isolierten Steuerelektroden; – Abscheiden einer Schicht aus einem metallischem Material auf einer der oberen Oberfläche gegenüberliegenden, unteren Oberfläche des Halbleitersubstrats.Method according to claim 23, characterized, that it includes the following steps: - Providing a semiconductor body with a semiconductor substrate of the first conductivity type (s), one weak doped layer of the first conductivity type (s) on the semiconductor substrate a doped layer of the second conductivity type (p) on the weak doped layer of the first conductivity type (s), a heavily doped Layer of the first conductivity type (s) on the doped layer of second conductivity type (p); - etching of vertical trenches from an upper surface of the semiconductor substrate opposite to the Semiconductor body into the semiconductor substrate to form a channel zone of the second conductivity type (p), a control electrode doping region of second conductivity type (p), a lightly doped drift zone from the first Conductivity type (s) and a lightly doped control electrode doping region of first conductivity type (s) and forms of insulating material in the vertical trenches, in particular by filling the vertical trenches with insulating material and / or generating the insulating material by oxidation; - Separate a layer of insulating material on the upper surface of the Semiconductor body and Structuring the layer of an insulating material for molding a masking layer; - etching the heavily doped layer of the first conductivity type (s) for generating from source areas; - To shape of heavily doped regions of the second conductivity type (p) in the Canal Zone; - Separate a layer of a metallic material. on the upper surface of the Semiconductor body to form a source electrode and electrically isolated therefrom Control electrodes; - Separate a layer of a metallic material on one of the upper surface opposite, lower surface of the semiconductor substrate. Verfahren nach Anspruch 26, dadurch gekennzeichnet, dass es die folgenden Schritte umfasst: – Bereitstellen eines Halbleiterkörpers mit einem Halbleitersubstrat vom ersten Leitungstyp (n), einem dotierten Gebiet vom zweiten Leitungstyp (p) auf dem Halbleitersubstrat und einer dotierten Schicht vom ersten Leitungstyp (n) zumindest auf dem dotierten Gebiet vom zweiten Leitungstyp (p) zur Formung eines pn-Übergangs, einer schwach dotierten Schicht vom ersten Leitungstyp (n) auf der dotierten Schicht vom ersten Leitungstyp (n), einer dotierten Schicht vom zweiten Leitungstyp (p) auf der schwach dotierten Schicht vom ersten Leitungstyp (n), einer stark dotierten Schicht vom ersten Leitungstyp (n) auf der dotierten Schicht vom zweiten Leitungstyp (p); – Ätzen von vertikalen Gräben von einer dem Halbleitersubstrat gegenüberliegenden, oberen Oberfläche des Halbleiterkörpers bis über den pn-Übergang hinweg zum Formen einer Kanalzone vom zweiten Leitungstyp (p), eines Steuerelektrodendotiergebiets vom zweiten Leitungstyp (p), einer schwach dotierten Driftzone vom ersten Leitungstyp (n), pn-Dioden und eines schwach dotierten Steuerelektrodendotiergebiets vom ersten Leitungstyp (n) und Formen von isolierendem Material in den vertikalen Gräben, insbesondere durch Füllen der vertikalen Gräben mit isolierendem Material und/oder Erzeugen des isolierenden Materials durch Oxidation; – Abscheiden einer Schicht aus isolierendem Material auf der oberen Oberfläche des Halbleiterkörpers und Strukturieren der Schicht aus einem isolierenden Material zum Formen einer Maskierungsschicht; – Ätzen der stark dotierten Schicht vom ersten Leitungstyp (n) zum Erzeugen von Source-Gebieten; – Formen von stark dotierten Gebieten vom zweiten Leitungstyp (p) in der Kanalzone; – Abscheiden einer Schicht aus einem metallischen Material auf der oberen Oberfläche des Halbleiterkörpers zur Ausbildung einer Source-Elektrode und hiervon elektrisch isolierten Steuerelektroden; – Abscheiden einer Schicht aus einem metallischem Material auf einer der oberen Oberfläche gegenüberliegenden, unteren Oberfläche des Halbleitersubstrats.A method according to claim 26, characterized in that it comprises the following steps: providing a semiconductor body with a semiconductor substrate of the first conductivity type (n), a doped region of the second conductivity type (p) on the semiconductor substrate and a doped layer of the first conductivity type (n ) at least on the doped region of the second conductivity type (p) for forming a pn junction, a lightly doped layer of the first conductivity type (n) on the doped layer of the first conductivity type (n), a doped layer of the second conductivity type (p) on the lightly doped layer of the first conductivity type (n), a heavily doped layer of the first conductivity type (n) on the doped layer of the second conductivity type (p); Etching vertical trenches from an upper surface of the semiconductor body opposite the semiconductor substrate to above the pn junction to form a second conductivity type (p) channel region, second conductivity type (p) control electrode doping region, a first conductivity type lightly doped drift region ( n), pn diodes and a lightly doped control electrode doping region of the first conductivity type (s) and forming insulating material in the vertical trenches, in particular by filling the vertical trenches with insulating material and / or producing the insulating material by oxidation; Depositing a layer of insulating material on the upper surface of the semiconductor body and patterning the layer of an insulating material to form a masking layer; Etching the heavily doped first conductivity type layer (s) to create source regions; - forming heavily doped regions of the second conductivity type (p) in the channel zone; Depositing a layer of a metallic material on the upper surface of the semiconductor body to form a source electrode and electrically insulated control electrodes therefrom; Depositing a layer of a metallic material on a lower surface of the semiconductor substrate opposite the upper surface. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass es die folgenden Schritte umfasst: – Bereitstellen eines Halbleiterkörpers mit einem stark dotierten Halbleitersubstrat vom ersten Leitungstyp (n) und einer schwach dotierten Schicht vom ersten Leitungstyp (n) auf dem Halbleitersubstrat zur Erzeugung einer späteren Driftstrecke; – Aufbringen einer Maskierungsschicht auf einer dem Halbleitersubstrat entgegengesetzt befindlichen oberen Oberfläche des Halbleiterkörpers und deren Strukturieren zum Formen einer Maske; – Ätzen von vertikalen Gräben von einer dem Halbleitersubstrat gegenüberliegenden, oberen Oberfläche des Halbleiterkörpers bis in das Halbleitersubstrat hinein unter Verwendung der Maske; – Aufbringen einer Isolationsschicht aus isolierendem Material zumindest auf den Grabenseitenwänden und Entfernen der Isolationsschicht auf den Grabenböden; – Aufwachsen eines Steuerelektrodendotiergebiets vom zweiten Leitungstyp (p), eines Steuerelektrodendotiergebiets vom ersten Leitungstyp (n) auf dem Steuerelektrodendotiergebiet vom zweiten Leitungstyp (p) und eines schwach dotierten Steuerelektrodendotiergebiets vom ersten Leitungstyp (n) auf dem Steuerelektrodendotiergebiet vom ersten Leitungstyp (n) in den Gräben; – Formen einer Kanalzone und von Steuerelektrodendotiergebieten vom zweiten Leitungstyp (p) in der oberen Oberfläche des Halbleiterkörpers; – Formen von stark dotierten Source-Gebieten vom ersten Leitungstyp (n) in der Kanalzone; – Abscheiden einer Schicht aus einem metallischen Material auf der oberen Oberfläche des Halbleiterkörpers und Strukturieren der Schicht aus metallischem Material zur Ausbildung einer Source-Elektrode und hiervon elektrisch isolierten Steuerelektroden; – Abscheiden einer Schicht aus einem metallischem Material auf einer der oberen Oberfläche gegenüberliegenden, unteren Oberfläche des Halbleitersubstrats.Method according to claim 23, characterized, that it includes the following steps: - Providing a semiconductor body with a heavily doped semiconductor substrate of the first conductivity type (n) and a lightly doped first conductivity type layer (s) on the semiconductor substrate for generating a later drift path; - Apply a masking layer on a semiconductor substrate opposite located upper surface of the Semiconductor body and structuring thereof to form a mask; - etching of vertical trenches from an upper surface of the semiconductor substrate opposite to the Semiconductor body into the semiconductor substrate using the mask; - Apply an insulating layer of insulating material at least the trench sidewalls and Removing the insulating layer on the trench bottoms; Growing a control electrode doping region from second conductivity type (p) of a control electrode doping region of first conductivity type (s) on the control electrode doping region of second conductivity type (p) and a lightly doped control electrode doping region of the first conductivity type (s) on the control electrode doping region of the first conductivity type (s) in the trenches; - Forming a canal zone and of control electrode doping regions of the second conductivity type (p) in FIG the upper surface the semiconductor body; - To shape of heavily doped source regions of the first conductivity type (n) in the canal zone; - Separate a layer of a metallic material on the upper surface of the Semiconductor body and patterning the layer of metallic material for formation a source electrode and electrically insulated control electrodes thereof; - Separate a layer of a metallic material on one of the upper surface opposite, lower surface of the semiconductor substrate. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass es die folgenden Schritte umfasst: – Bereitstellen eines Halbleiterkörpers mit einem stark dotierten Halbleitersubstrat vom ersten Leitungstyp (n), einem dotierten Gebiet vom zweiten Leitungstyp (p) auf dem Halbleitersubstrat, einer dotierten Schicht vom ersten Leitungstyp (n) auf dem dotierten Gebiet vom zweiten Leitungstyp (p) zur Formung eines pn-Übergangs und einer schwach dotierten Schicht vom ersten Leitungstyp (n) auf der dotierten Schicht vom ersten Leitungstyp (n) zur Erzeugung eines späteren Steuerelektrodendotiergebiets vom ersten Leitungstyp (n); – Aufbringen einer Maskierungsschicht auf einer dem Halbleitersubstrat entgegengesetzt befindlichen, oberen Oberfläche des Halbleiterkörpers und deren Strukturieren zum Formen einer Maske; – Ätzen von vertikalen Gräben im Gebiet der späteren Driftstrecke von einer dem Halbleitersubstrat gegenüberliegenden, oberen Oberfläche des Halbleiterkörpers bis in das Halbleitersubstrat hinein unter Verwendung der Maske; – Aufbringen einer Isolationsschicht aus isolierendem Material zumindest auf den Grabenseitenwänden und Entfernen der Isolationsschicht auf den Grabenböden; – Aufwachsen eines Driftstreckengebiets vom ersten Leitungstyp (n) in den Gräben; – Formen einer Kanalzone und von Steuerelektrodendotiergebieten vom zweiten Leitungstyp (p) in der oberen Oberfläche des Halbleiterkörpers; – Formen von stark dotierten Source-Gebieten vom ersten Leitungstyp (n) in der Kanalzone; – Abscheiden einer Schicht aus einem metallischen Material auf der oberen Oberfläche des Halbleiterkörpers und Strukturieren der Schicht aus metallischem Material zur Ausbildung einer Source-Elektrode und hiervon elektrisch isolierten Steuerelektroden; – Abscheiden einer Schicht aus einem metallischen Material auf einer der oberen Oberfläche gegenüberliegenden, unteren Oberfläche des Halbleiterkörpers.Method according to claim 23, characterized, that it includes the following steps: - Providing a semiconductor body with a heavily doped semiconductor substrate of the first conductivity type (n), a doped region of the second conductivity type (p) on the Semiconductor substrate, a doped layer of the first conductivity type (s) on the doped region of the second conductivity type (p) for shaping of a pn junction and a lightly doped first conductivity type layer (s) the doped layer of the first conductivity type (s) to produce a later Control electrode doping region of the first conductivity type (n); - Apply a masking layer on a semiconductor substrate opposite located, upper surface of the semiconductor body and structuring thereof to form a mask; - etching of vertical trenches in the area of the later Drift path from a semiconductor substrate opposite, upper surface of the semiconductor body into the semiconductor substrate using the mask; - Apply an insulating layer of insulating material at least the trench sidewalls and Removing the insulating layer on the trench bottoms; - Growing a drift area of the first conductivity type (s) in the trenches; - Forming a canal zone and of control electrode doping regions of the second conductivity type (p) in FIG the upper surface the semiconductor body; - To shape of heavily doped source regions of the first conductivity type (n) in the canal zone; - Separate a layer of a metallic material on the upper surface of the Semiconductor body and patterning the layer of metallic material for formation a source electrode and electrically insulated control electrodes thereof; - Separate a layer of a metallic material on one of the upper surface opposite, lower surface of the semiconductor body.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007004091A1 (en) * 2007-01-26 2008-08-07 Infineon Technologies Austria Ag Power semiconductor e.g. metal oxide semiconductor transistor, component arrangement, has capacitive memory arrangement attached to drift control zone, and charging circuit connected between component zone and capacitive memory arrangement
US7880224B2 (en) 2008-01-25 2011-02-01 Infineon Technologies Austria Ag Semiconductor component having discontinuous drift zone control dielectric arranged between drift zone and drift control zone and a method of making the same
US7943449B2 (en) 2008-09-30 2011-05-17 Infineon Technologies Austria Ag Semiconductor component structure with vertical dielectric layers
US7947569B2 (en) 2008-06-30 2011-05-24 Infineon Technologies Austria Ag Method for producing a semiconductor including a foreign material layer
US8461648B2 (en) 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
DE102015116473A1 (en) 2015-09-29 2017-03-30 Infineon Technologies Austria Ag SEMICONDUCTOR ELEMENT AND METHOD
DE102019204100A1 (en) * 2019-03-26 2020-10-01 Robert Bosch Gmbh Power transistor cell for battery systems

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973359A (en) * 1997-11-13 1999-10-26 Fuji Electric Co., Ltd. MOS type semiconductor device
EP1073123A2 (en) * 1999-07-29 2001-01-31 Kabushiki Kaisha Toshiba High withstand voltage semiconductor device
EP1170803A2 (en) * 2000-06-08 2002-01-09 Siliconix Incorporated Trench gate MOSFET and method of making the same
DE19854915C2 (en) * 1998-11-27 2002-09-05 Infineon Technologies Ag MOS field effect transistor with auxiliary electrode
DE10301939A1 (en) * 2003-01-20 2004-09-09 Infineon Technologies Ag FET whose gate electrodes consist of monocrystalline silicon in trench, insulated by gate oxide from source and/or drain, with gate electrodes of same material as source

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973359A (en) * 1997-11-13 1999-10-26 Fuji Electric Co., Ltd. MOS type semiconductor device
DE19854915C2 (en) * 1998-11-27 2002-09-05 Infineon Technologies Ag MOS field effect transistor with auxiliary electrode
EP1073123A2 (en) * 1999-07-29 2001-01-31 Kabushiki Kaisha Toshiba High withstand voltage semiconductor device
EP1170803A2 (en) * 2000-06-08 2002-01-09 Siliconix Incorporated Trench gate MOSFET and method of making the same
DE10301939A1 (en) * 2003-01-20 2004-09-09 Infineon Technologies Ag FET whose gate electrodes consist of monocrystalline silicon in trench, insulated by gate oxide from source and/or drain, with gate electrodes of same material as source

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8461648B2 (en) 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
US9190511B2 (en) 2005-07-27 2015-11-17 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
DE102007004091A1 (en) * 2007-01-26 2008-08-07 Infineon Technologies Austria Ag Power semiconductor e.g. metal oxide semiconductor transistor, component arrangement, has capacitive memory arrangement attached to drift control zone, and charging circuit connected between component zone and capacitive memory arrangement
US7709891B2 (en) 2007-01-26 2010-05-04 Infineon Technologies Ag Component arrangement including a power semiconductor component having a drift control zone
DE102007004091B4 (en) * 2007-01-26 2014-08-14 Infineon Technologies Austria Ag Component arrangement with a drift control zone having power semiconductor device
US7880224B2 (en) 2008-01-25 2011-02-01 Infineon Technologies Austria Ag Semiconductor component having discontinuous drift zone control dielectric arranged between drift zone and drift control zone and a method of making the same
US7947569B2 (en) 2008-06-30 2011-05-24 Infineon Technologies Austria Ag Method for producing a semiconductor including a foreign material layer
US7943449B2 (en) 2008-09-30 2011-05-17 Infineon Technologies Austria Ag Semiconductor component structure with vertical dielectric layers
US8319261B2 (en) 2008-09-30 2012-11-27 Infineon Technologies Austria Ag Semiconductor component structure with vertical dielectric layers
DE102009028485B4 (en) * 2008-09-30 2013-10-17 Infineon Technologies Austria Ag Method for producing a semiconductor structure with vertical dielectric layers and semiconductor device
DE102015116473A1 (en) 2015-09-29 2017-03-30 Infineon Technologies Austria Ag SEMICONDUCTOR ELEMENT AND METHOD
DE102019204100A1 (en) * 2019-03-26 2020-10-01 Robert Bosch Gmbh Power transistor cell for battery systems

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