DE102005033165A1

DE102005033165A1 - Non-volatile memory device e.g. mesh ROM, programming method, involves receiving two addresses, where each address selects row of memory block, and temporarily storing addresses, and activating temporarily stored addresses

Info

Publication number: DE102005033165A1
Application number: DE102005033165A
Authority: DE
Inventors: Jin-Kook Anyang Kim; Seong-Kue Yongin Jo
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-07-13
Filing date: 2005-07-13
Publication date: 2006-02-16
Anticipated expiration: 2025-07-14
Also published as: KR100632946B1; KR20060005603A; DE102005033165B4; US20060015687A1; JP2006031920A; US7663924B2; US20080068888A1; US7317654B2

Abstract

The method involves receiving two addresses, where each received address selects a row of a memory block, and temporarily storing the received addresses. The rows selected by the temporarily stored addresses are simultaneously activated. Memory cells in the activated rows are simultaneously programmed. The temporary storing of two received addresses comprises latching the two received addresses. An independent claim is also included for a non-volatile memory device, comprising a memory block.

Description

Die Erfindung bezieht sich auf ein nichtflüchtiges Speicherbauelement, wie ein Flash-Speicherbauelement, sowie auf ein zugehöriges Programmierverfahren und ein zugehöriges Schreibverfahren.The This invention relates to a nonvolatile memory device, as a flash memory device, as well as an associated programming method and an associated one Writing method.

Halbleiterspeicher sind grundlegende Bestandteile der meisten digitalen Logiksysteme. Fortschritte in der Herstellung von Halbleiterspeichern, die höhere Integrationsdichten und größere Betriebsgeschwindigkeiten bereitstellen, können die Leistungsstandards vieler digitaler Logikfamilien erhöhen. Halbleiterspeicherbauelemente umfassen flüchtige Speicher mit wahlfreiem Zugriff (RAMs) und nichtflüchtige Speicherbauelemente. In RAMs können Daten gespeichert werden, indem ein bistabiles Flip-Flop-Element, wie in einem statischen Speicher mit wahlfreiem Zugriff (SRAM), verwendet wird oder indem eine Kapazität aufgeladen wird, wie in einem dynamischen Speicher mit wahlfreiem Zugriff (DRAM). In jedem Fall können die Daten nur ausgelesen werden, solange der Speicherbaustein mit Strom versorgt wird, hingegen sind die Daten verloren, wenn der Strom ausgeschaltet wird.Semiconductor memory are fundamental components of most digital logic systems. Advances in the production of semiconductor memories, the higher integration densities and higher operating speeds can provide increase the performance standards of many digital logic families. Semiconductor memory devices include volatile Random Access Memory (RAM) and non-volatile memory devices. In RAMs can Data is stored by a bistable flip-flop element, as in a static random access memory (SRAM), or by charging a capacity as in a dynamic one Random Access Memory (DRAM). In any case, the Data can only be read as long as the memory module with power is powered, however, the data is lost when the power is turned off.

Nichtflüchtige Speicher, wie z.B. MROM-, PROM-, EPROM- und EEPROM-Bauelemente, sind in der Lage, Daten auch dann zu speichern, wenn die Stromversorgung des Bauelementes ausgeschaltet ist. Die Datenspeicherung in nichtflüchtigen Speichern kann dauerhaft oder wiederprogrammierbar sein, abhängig von der benutzten Herstellungstechnologie. Nichtflüchtige Speicher werden für das Speichern von Programm- und Mikrocode in einer großen Vielfalt von Anwendungen in der Computer-, Avionik-, Telekommunikations- und Verbraucherelektronikindustrie benutzt. Eine Kombination der Speicherarten flüchtiger und nichtflüchtiger Einzelchip-Speicher ist ebenfalls in Bauelementen wie nichtflüchtigen SRAMs (nvRAMs) verfügbar, die in Systemen verwendet werden, die schnelle, programmierbare, nichtflüchtige Speicher benötigen. Darüber hinaus sind Dutzende von Spezialspeicherarchitekturen entwickelt worden, die zusätzliche Logikschaltungen beinhalten, um ihre Leistung für anwendungsspezifische Aufgaben zu optimieren.Non-volatile memory, such as. MROM, PROM, EPROM and EEPROM devices are in the Able to store data even when the power supply of the Component is off. Data storage in non-volatile Saving can be permanent or reprogrammable, depending on the used manufacturing technology. Non-volatile memory is used for saving program and microcode in a wide variety of applications in the computer, avionics, telecommunication and consumer electronics industry used. A combination of volatile and nonvolatile memory types Single-chip memory is also used in devices such as nonvolatile SRAMs (nvRAMs) available, which are used in systems that have fast, programmable, non-volatile memory need. About that In addition, dozens of special storage architectures have been developed been the extra Logic circuits include their performance for application-specific tasks to optimize.

Es ist typischerweise für allgemeine Benutzer von Systemen mit Mesh-ROMs (MROMs), programmierbaren ROMs (PROMs) oder löschbaren programmierbaren ROMs (EPROMs) schwierig oder sogar unmöglich, die Information, die auf den Speicherbauelementen gespeichert ist, zu löschen oder zu überschreiben. Auf der anderen Seite können elektrisch löschbare programmierbare ROMs (EEPROMs) gelöscht werden und neue Daten können darin gespeichert werden. So werden EEPROM-Bausteine heutzutage häufig als Hilfsspeicher und/oder zum Speichern von Systemprogrammierungen benutzt, die regelmäßige Aktualisierungen benötigen. Flash-EEPROM-Bauelemente haben in der Regel einen höheren Integrationsgrad als herkömmliche EEPROM-Bauelemente und werden deshalb oft in Anwendungen benutzt, die einen großen Hilfsspeicher benötigen. Flash-EEPROM-Bauelemente vom NAND-Typ, im Weiteren auch als NAND-Flashspeicher bezeichnet, haben im Allgemeinen einen höheren Integrationsgrad als Flash-EEPROM-Bauelemente vom NOR-Typ.It is typically for general users of systems with mesh ROMs (MROMs), programmable ROMs (PROMs) or erasable programmable ROMs (EPROMs) difficult or even impossible, the information that stored on the memory devices, delete or to overwrite. On the other hand you can electrically erasable programmable ROMs (EEPROMs) are deleted and new data can stored in it. So EEPROM building blocks are nowadays often as Auxiliary memory and / or for storing system programming used the regular updates need. Flash EEPROM devices typically have a higher degree of integration as conventional EEPROM devices are therefore often used in applications the one big auxiliary memory need. Flash EEPROM devices of the NAND type, also referred to as NAND flash memory generally have a higher degree of integration than flash EEPROM devices of the NOR type.

1 zeigt im Blockdiagramm eine Speicherzellenfeldstruktur eines herkömmlichen nichtflüchtigen Flashspeicherbauelementes. Wie in 1 gezeigt, beinhaltet das Speicherzellenfeld des Flashspeicherbauelementes ein Speichergebiet, um Informationen zu speichern, welches in ein Hauptfeld 10 und ein Hilfsfeld 20 unterteilt ist. Während 1 nur einen einzigen Speicherblock oder einen Teil davon zeigt, weiß der Fachmann, dass typischerweise ein Speicherzellenfeld mehrere derartige Speicherblöcke enthält. Das Hilfsfeld 20 kann benutzt werden, um Informationen bezüglich des Hauptfeldes 10 sowie Informationen wie Fehlerkorrekturcodes, Bauelementcodes, andere Codes, Seiteninformationen und ähnliches zu speichern. Das Haupt- und das Hilfsfeld 10 und 20 im Speicherzellenfeld beinhalten, wie in 1 gezeigt, jeweils eine Mehrzahl von Zellenketten 1, die auch als NAND-Ketten bezeichnet werden. Eine in 1 nicht gezeigte Seitenpufferschaltung ist in dem Flashspeicherbauelement vorhanden, um Daten in das Speicherzellenfeld einzuspeichern und aus diesem auszulesen. Es ist bekannt, dass Speicherzellen eines NAND-Flash-Speicherbauelementes programmiert und gelöscht werden können, indem ein Fowler-Nordheim-Tunnelstrom benutzt wird, wie z.B. in den Patentschriften US 5.473.563 und US 5.696.717 offenbart, deren Inhalt hiermit durch Verweis vollumfänglich hierin aufgenommen wird. 1 shows in block diagram a memory cell array structure of a conventional nonvolatile flash memory device. As in 1 1, the memory cell array of the flash memory device includes a memory area to store information which is in a main field 10 and an auxiliary field 20 is divided. While 1 As will be apparent to those skilled in the art, typically, one memory cell array includes a plurality of such memory blocks, only a single block of memory or a portion thereof. The auxiliary field 20 can be used for information regarding the main field 10 and store information such as error correction codes, component codes, other codes, page information, and the like. The main and auxiliary fields 10 and 20 in the memory cell array, as in 1 shown, each a plurality of cell chains 1 which are also known as NAND chains. An in 1 Side buffer circuit, not shown, is included in the flash memory device to store and read data from the memory cell array. It is known that memory cells of a NAND flash memory device can be programmed and erased using a Fowler-Nordheim tunneling current, such as in the patents US 5,473,563 and US 5,696,717 , the contents of which are hereby incorporated herein by reference in their entirety.

Um Daten in das Hauptfeld 10 zu speichern, wird ein Datenladebefehl an das Flashspeicherbauelement angelegt, und Adressen und Daten werden dem Flashspeicherbauelement sukzessive zur Verfügung gestellt. Im Allgemeinen werden in dem Bauelement zu speichernde Daten sequentiell zu der Seitenpufferschaltung in Byte- oder Worteinheiten transferiert. Sobald eine Datenseite in die Seitenpufferschaltung geladen ist, werden die Daten in Antwort auf einen Programmierbefehl in das Speicherzellenfeld programmiert, das heißt in Speicherzellen der ausgewählten Seite.To data in the main field 10 to store, a data load command is applied to the flash memory device, and addresses and data are successively provided to the flash memory device. In general, data to be stored in the device is sequentially transferred to the page buffer circuit in byte or word units. Once a data page is loaded into the page buffer circuit, the data is programmed into the memory cell array, in memory cells of the selected page, in response to a program instruction.

Nachdem die Speicherzellen einer ausgewählten Seite programmiert sind, wird eine Information, die anzeigt, ob die Speicherzellen der ausgewählten Seite normal programmiert wurden, in einer spezifischen Region, z.B. einem Hilfsfeld, des Speicherzellenfeldes gespeichert. Solche Informationen werden oft als Seiteninformation oder als eine Bestätigungsmarkierung bezeichnet. Die Seiteninformation, die sich auf Seiten bzw. Wortleitungen WL0 bis WLm bezieht, kann z.B. in einer spezifischen Kette des Hilfsfeldes 20 gespeichert werden. Zum Beispiel kann die Seiteninformation, die zu einer ersten Seite WL0 gehört, in einer Speicherzelle M0' einer Kette gespeichert werden, die mit einer Hilfsbitleitung SBL0 verbunden ist. Die Seiteninformation, die zu einer zweiten Seite WL1 gehört, kann in einer Speicherzelle M1' der Kette gespeichert werden, die mit der Hilfsbitleitung SBL0 verbunden ist, und die Information, die zu einer letzten Seite WLm gehört, kann in einer Speicherzelle Mm' der Kette gespeichert werden, die mit der Hilfsbitleitung SBL0 verbunden ist.After the memory cells of a selected page are programmed, information indicating whether the memory cells of the selected page have been programmed normally is stored in a spe zifischen region, eg an auxiliary field, the memory cell array stored. Such information is often referred to as page information or a confirmation mark. The page information relating to pages or word lines WL0 to WLm may be, for example, in a specific string of the subfield 20 get saved. For example, the page information associated with a first page WL0 may be stored in a memory cell M0 'of a chain connected to an auxiliary bit line SBL0. The page information pertaining to a second page WL1 may be stored in a memory cell M1 'of the chain connected to the auxiliary bit line SBL0, and the information corresponding to a last page WLm may be in a memory cell Mm' of the chain are stored, which is connected to the auxiliary bit line SBL0.

Wie sich aus der vorstehenden Beschreibung ergibt, sind zwei Programmieroperationen nötig, um Seitendaten zu speichern. Daher werden, wenn ein Speicherzellenfeld 32 Seiten bzw. Wortleitungen hat, 64 Programmieroperationen benötigt, um alle 32 Datenseiten zu speichern.As from the foregoing description, are two programming operations necessary, to save page data. Therefore, if a memory cell array Has 32 pages or word lines, 64 programming operations needed to all 32 data pages to save.

Aufgabe der Erfindung ist es, ein nichtflüchtiges Speicherbauelement und zugehörige Programmier- und Schreibverfahren bereitzustellen, die eine vergleichsweise hohe Leistungsfähigkeit bzw. Betriebsgeschwindigkeit ermöglichen.task The invention is a nonvolatile memory device and related To provide programming and writing method, which is a comparatively high efficiency or operating speed.

Diese Aufgabe wird durch ein Programmierverfahren mit den Merkmalen des Anspruchs 1, ein nichtflüchtiges Speicherbauelement mit den Merkmalen des Anspruchs 13 und ein Schreibverfahren mit den Merk malen des Anspruchs 30 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.These Task is performed by a programming method with the characteristics of Claim 1, a non-volatile Memory device having the features of claim 13 and a writing method with the feature of Claim 30 solved. Advantageous developments The invention are specified in the subclaims.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:Advantageous, Embodiments described below of the invention and the conventional embodiment explained above for better understanding thereof are shown in the drawings, in which:

1 ein Schaltbild einer Speicherzellenfeldstruktur eines herkömmlichen nichtflüchtigen Speicherbauelementes, 1 12 is a circuit diagram of a memory cell array structure of a conventional nonvolatile memory device;

2 ein schematisches Blockdiagramm eines nichtflüchtigen Speicherbauelementes gemäß der Erfindung, 2 a schematic block diagram of a nonvolatile memory device according to the invention,

3 ein schematisches Blockdiagramm einer im Speicherbauelement von 2 verwendbaren Zeilendecoderschaltung, 3 a schematic block diagram of a memory device of 2 usable row decoder circuit,

4 ein Schaltbild einer in der Zeilendecoderschaltung von 3 verwendbaren Seitendecoderschaltung, 4 a circuit diagram of a in the row decoder circuit of 3 usable side decoder circuit,

5 ein Zeitdiagramm, das ein Mehrseitenprogrammierverfahren gemäß der Erfindung veranschaulicht, und 5 a timing diagram illustrating a multi-page programming method according to the invention, and

6 ein Schaltbild einer erfindungsgemäßen Speicherzellenfeldstruktur mit einem Hilfsfeld, das unter Verwendung des Mehrseitenprogrammierverfahrens gemäß der Erfindung programmiert werden kann. 6 a circuit diagram of a memory cell array structure according to the invention with an auxiliary field that can be programmed using the multi-page programming method according to the invention.

Ausführungsformen der Erfindung werden im Folgenden eingehender unter Bezugnahme auf die entsprechenden Zeichnungen beschrieben. Gleiche Bezugszeichen bezeichnen durchgängig identische oder gleichartige Elemente. Es versteht sich, dass wenn ein Element als „verbun den" oder „gekoppelt" mit einem anderen Element bezeichnet wird, dieses direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder ein oder mehrere zwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind, wenn ein Element als „direkt verbunden" oder „ direkt gekoppelt" mit einem anderen Element bezeichnet wird, keine zwischenliegende Elemente vorhanden.embodiments The invention will be described below in more detail with reference to the corresponding drawings are described. Same reference numerals denote consistently identical or similar elements. It is understood that if an element as "connected" or "coupled" with another Element is called, this directly connected to the other element or may be coupled or one or more intermediate ones Elements can be present. In contrast, when an item is called "directly connected" or "directly coupled "with a other element is called, no intermediate elements available.

2 zeigt schematisch ein Flashspeicherbauelement vom NAND-Typ gemäß der Erfindung. Es versteht sich, dass die Erfindung nicht auf Flashspeicherbauelemente vom NAND-Typ beschränkt ist, sondern statt dessen auch für andere Halbleiterspeicherbausteine, wie MROM-, PROM-, FRAM- und NOR-Flashspeicher-Bauelemente, angewendet werden kann. 2 schematically shows a flash memory device of the NAND type according to the invention. It should be understood that the invention is not limited to NAND-type flash memory devices, but instead may be applied to other semiconductor memory devices such as MROM, PROM, FRAM, and NOR flash memory devices.

Das nichtflüchtige Speicherbauelement 100 von 2 beinhaltet ein Speicherzellenfeld 110, um Daten zu speichern. Das Speicherzellenfeld 110 kann eine Mehrzahl von Speicherblöcken umfassen. Jeder Speicherblock ist in ein Hauptfeld 110M und ein Hilfsfeld 110S unterteilt. Das Haupt- und das Hilfsfeld 110M und 110S jedes Speicherblocks können wie in 1 gezeigt konfiguriert sein, worauf verwiesen werden kann. Das nichtflüchtige Speicherbauelement 100 von 2 beinhaltet weiter ein Adresspufferschaltung 120, eine Zeilendecoderschaltung (X-DEC) 130, eine Steuerlogik 140, eine Seitenpufferschaltung 150, eine Spaltenpufferschaltung (Y-DEC) 160, eine Spaltengatterschaltung 170, eine Eingabe/Ausgabe-Pufferschaltung 180 und eine Bestanden/Nichtbestanden-Prüfschaltung 190, im Folgenden auch Fehlertestschaltung bezeichnet.The non-volatile memory device 100 from 2 includes a memory cell array 110 to save data. The memory cell array 110 may include a plurality of memory blocks. Each memory block is in a main field 110M and an auxiliary field 110S divided. The main and auxiliary fields 110M and 110S each memory block can be as in 1 be shown, which can be referenced. The non-volatile memory device 100 from 2 further includes an address buffer circuit 120 , a row decoder circuit (X-DEC) 130 , a control logic 140 , a page buffer circuit 150 , a column buffer circuit (Y-DEC) 160 , a column gate circuit 170 , an input / output buffer circuit 180 and a pass / fail test circuit 190 , also referred to below as the error test circuit.

Die Adresspufferschaltung 120 wird durch die Steuerlogik 140 gesteuert und empfängt Spalten- und Zeilenadressen über Eingabe/Ausgabe-Pins I/O. Die Zeilendecoderschaltung 130 wird durch die Steuerlogik 140 gesteuert und arbeitet in Antwort auf eine Zeilenadresse, die sie von der Adressenpufferschaltung 120 empfängt. Die Zeilenadresse kann eine Blockadresse umfassen, um einen Speicherblock auszuwählen, und eine Seitenadresse, um Seiten bzw. Wortleitungen des ausgewählten Speicherblocks auszuwählen. Die Zeilendecoderschaltung 130 antwortet auf die empfangene Zeilenadresse, wählt einen der Speicherblöcke aus und steuert Seiten des ausgewählten Speicherblocks mit Wortleitungsspannungen an. Die Zeilendecoderschaltung 130 kann ein Register 131 beinhalten, das so konfiguriert ist, dass es temporär Seitenadressen speichert, die zwei oder mehr Seiten eines Speicherblocks auswählen, wenn das Bauelement in einem Mehrseitenprogrammiermodus betrieben wird. Während des Mehrseitenprogrammierbetriebs können die Seitenadressen in dem Register 131 dazu benutzt werden, gleichzeitig Seiten bzw. Wortleitungen eines ausgewählten Speicherblocks zu aktivieren. Solch eine gleichzeitige Aktivierung ausgewählter Wortleitungen kann z.B. durch ein gleichzeitiges Anlegen einer Programmierspannung an die Wortleitungen, die durch die Seitenadressen in dem Register 131 ausgewählt werden, durchgeführt werden.The address buffer circuit 120 is through the control logic 140 controls and receives column and row addresses via input / output pins I / O. The row decoder circuit 130 is controlled by the tax erlogik 140 is controlled and operates in response to a row address taken from the address buffer circuit 120 receives. The row address may include a block address to select a memory block and a page address to select pages or word lines of the selected memory block. The row decoder circuit 130 responds to the received row address, selects one of the memory blocks, and drives pages of the selected memory block with wordline voltages. The row decoder circuit 130 can be a register 131 which is configured to temporarily store page addresses that select two or more pages of a memory block when operating the device in a multi-page programming mode. During multi-page programming operation, the page addresses in the register 131 be used to simultaneously activate pages or word lines of a selected memory block. Such simultaneous activation of selected word lines may be accomplished, for example, by simultaneously applying a programming voltage to the word lines passing through the page addresses in the register 131 be selected to be performed.

Weiter in Bezug auf 2 beinhaltet die Seitenpufferschaltung 150 eine Vielzahl von nicht gezeigten Seitenpuffern, die mit entsprechenden Bitleitungen verbunden sind, welche von allen Speicherblöcken geteilt werden, und agiert abhängig vom Betriebsmodus als Lese- bzw. Abtastverstärker und als Schreibtreiber. Zum Beispiel liest während einer Leseoperation die Seitenpufferschaltung 150 über die Bitleitungen Daten aus einem ausgewählten Speicherblock, d.h. aus einem Hauptfeld oder einem Hilfsfeld. Die Seitenpufferschaltung 150 puffert zu programmierende Daten und Treiberbitleitungen mit einer Programmierspannung, z.B. einer Massespannung, oder einer programmierverhindernden Spannung, z.B. einer Versorgungsspannung, basierend auf den gepufferten Daten. Die Spaltendecoderschaltung 160 decodiert eine Spaltenadresse von der Adresspufferschaltung 120, und die Spaltengatterschaltung 170 wählt in Reaktion auf die decodierten Adresssignale der Spaltendeco derschaltung 160 Seitenpuffer der Seitenpufferschaltung 150 in einer Bitorganisationseinheit aus. Daten, die von der Seitenpufferschaltung 150 gelesen wurden, werden an eine externe Schaltung über die Spaltengatterschaltung 170 und die Eingabe/Ausgabe-Pufferschaltung 180 ausgegeben. Daten, die programmiert werden sollen, werden an die Seitenpufferschaltung 150 über die Spaltengatterschaltung 170 und die Eingabe/Ausgabe-Pufferschaltung 180 übergeben. Die Fehlertestschaltung 190 empfängt Datenbits, die von der Seitenpufferschaltung 150 während einer Programmier-/Löschverifikationsoperation gelesen wurden, und bestimmt, ob die empfangenen Datenbits den gleichen Wert haben, das heißt einen Bestanden-Datenwert. Das Ergebnis der Fehlertestschaltung 190 wird der Steuerlogik 140 übergegeben.Next in terms of 2 includes the page buffer circuit 150 a plurality of not-shown page buffers connected to respective bit lines shared by all the memory blocks, and acts as a sense amplifier and a write driver depending on the operation mode. For example, during a read operation, the page buffer circuit reads 150 Data from a selected memory block, ie from a main field or an auxiliary field, over the bit lines. The page buffer circuit 150 Buffers data to be programmed and driver bit lines with a programming voltage, eg a ground voltage, or a programming inhibit voltage, eg a supply voltage, based on the buffered data. The column decoder circuit 160 decodes a column address from the address buffer circuit 120 , and the column gate circuit 170 selects the column decoder circuit in response to the decoded address signals 160 Page buffer of the page buffer circuit 150 in a bakery organization unit. Data taken from the page buffer circuit 150 are read to an external circuit via the column gate circuit 170 and the input / output buffer circuit 180 output. Data to be programmed is sent to the page buffer circuit 150 via the column gate circuit 170 and the input / output buffer circuit 180 to hand over. The error test circuit 190 receives data bits from the page buffer circuit 150 during a program / erase verify operation, and determines whether the received data bits have the same value, that is, a pass data value. The result of the error test circuit 190 becomes the control logic 140 handed over.

Beispielhafte Seitenpuffer und Fehlertestschaltungen sind in der Patentschrift US 5.299.162 offenbart, deren Inhalt hiermit in seiner Gesamtheit durch Verweis hierin aufgenommen wird.Exemplary page buffers and error test circuits are in the specification US 5,299,162 , the contents of which are hereby incorporated by reference in their entirety.

Obwohl in den Zeichnungen nicht gezeigt, beinhaltet die Spaltendecoderschaltung 160 einen Adresszähler, welcher schrittweise Spaltenadressen durch sequentielles Erhöhen einer anfänglichen Spaltenadresse generiert. Das bedeutet, dass Seitendaten, die programmiert oder gelesen werden sollen, sequentiell über die Spaltengatterschaltung 170 in einer Bitorganisationseinheit übertragen werden.Although not shown in the drawings, the column decoder circuit includes 160 an address counter which generates incremental column addresses by sequentially increasing an initial column address. This means that page data to be programmed or read sequentially through the column gate circuit 170 be transmitted in a Bitorganisationseinheit.

Weiter in Bezug auf die 2, ist die Steuerlogik 140 ausgebildet, einen Mehrseitenprogrammiermodus zu steuern, bei dem zwei oder mehr Wortleitungen in einem Speicherblock simultan aktiviert werden. Die Steuerlogik 140 steuert auch einen Einzelseitenprogrammiermodus, bei dem nur eine einzige Wortleitung in einem Speicherblock zu der selben Zeit aktiviert wird. Die Steuerlogik 140 bestimmt das Adress-, Befehls- und Dateneingabetiming in Antwort auf Steuersignale, wie CLE, ALE, /CE, /RE, und /WE. In dem Mehrseitenprogrammiermodus steuert die Steuerlogik 140 die Adresspufferschaltung 120 und die Zeilendecoderschaltung 130 so, dass Seitenadressen zum Auswählen einer oder mehrerer bzw. aller Seiten in einem Speicherblock sequentiell in dem Register 131 der Zeilendecoderschaltung 130 gespeichert werden. Die Steuerlogik 140 steuert die Zeilendecoderschaltung 130 so, dass die Wortleitungen, die den Seitenadressen in dem Register 131 entsprechen, simultan getrieben bzw. aktiviert werden. Dies wird unten detaillierter beschrieben.Next in terms of the 2 , is the control logic 140 configured to control a multi-page programming mode in which two or more word lines are simultaneously activated in a memory block. The control logic 140 Also controls a single-page programming mode in which only a single wordline in a memory block is activated at the same time. The control logic 140 determines the address, command and data input timing in response to control signals such as CLE, ALE, / CE, / RE, and / WE. In the multi-page programming mode, the control logic controls 140 the address buffer circuit 120 and the row decoder circuit 130 such that page addresses for selecting one or more or all pages in a memory block sequentially in the register 131 the row decoder circuit 130 get saved. The control logic 140 controls the row decoder circuit 130 so that the wordlines that are the page addresses in the register 131 correspond, be simultaneously driven or activated. This will be described in more detail below.

Wie oben beschrieben, unterstützt das nichtflüchtige Speicherbauelement 100 einen Mehrseitenprogrammiermodus, in dem mehrere Wortleitungen in einem Speicherblock zur selben Zeit aktiviert werden. In anderen Worten, während des Mehrseitenprogrammiermodus werden alle oder eine bzw. einige der Wortleitungen in dem Speicherblock simultan durch eine Programmierspannung getrieben. Um die Wortleitungen simultan zu aktivieren, ist das Register 131 vorgesehen, z.B. in der Zeilendecoderschaltung 130, und Seitenadressen der Wortleitungen, die in dem Speicherblock auszuwählen sind, werden in dem Register 131 unter der Steuerung der Steuerlogik 140 temporär gespeichert.As described above, the nonvolatile memory device supports 100 a multi-page programming mode in which multiple word lines in a memory block are activated at the same time. In other words, during the multi-page programming mode, all or one or some of the word lines in the memory block are simultaneously driven by a programming voltage. To activate the word lines simultaneously, the register is 131 provided, for example in the row decoder circuit 130 and page addresses of the word lines to be selected in the memory block are stored in the register 131 under the control of the control logic 140 temporarily saved.

3 zeigt schematisch eine mögliche Realisierung der Zeilendecoderschaltung 130 aus 2. Wie in 3 gezeigt ist, umfasst die Zeilendecoderschaltung 130 in diesem Fall eine Umschaltschaltung 132, eine Vordecoderschaltung 133, eine Blockdecoderschaltung 134 und eine Seitendecoderschaltung 135. Die Umschaltschaltung 132 beinhaltet Transistoren P0 bis Pm+2, die einer Masseauswahlleitung, je einer der Wortleitungen WLm bis WL0 bzw. einer Kettenauswahlleitung SSL zugeordnet sind. Die Kettenauswahlleitung SSI, die Wortleitungen WLm bis WL0 und die Masseauswahlleitung GSL sind über die entsprechenden Transistoren P0 bis Pm+2 mit Auswahlleitungen SS, Sm bis S0 bzw. GS verbunden. Die Vordecoderschaltung 133 decodiert eine Zeilenadresse von einer Adresspufferschaltung, wie der Pufferschaltung 120 in 2. Die decodierte Adresse umfasst eine Blockadresse und eine Seitenadresse. Die Blockadresse DRAi der decodierten Adresse wird an die Blockdecoderschaltung 134 ausgegeben, und die Seitenadresse DRAj derselben wird an die Seitendecoderschaltung 135 ausgegeben. 3 schematically shows a possible implementation of the row decoder circuit 130 out 2 , As in 3 1, the row decoder circuit comprises 130 in this case, a switching circuit 132 , a predecoder circuit 133 , a block deco of the circuit 134 and a page decoder circuit 135 , The switching circuit 132 includes transistors P0 to Pm + 2 associated with a ground select line, one each of the word lines WLm to WL0 and a string select line SSL, respectively. The string selection line SSI, the word lines WLm to WL0 and the ground selection line GSL are connected through the respective transistors P0 to Pm + 2 to select lines SS, Sm to S0 and GS, respectively. The predecoder circuit 133 decodes a row address from an address buffer circuit, such as the buffer circuit 120 in 2 , The decoded address includes a block address and a page address. The block address DRAi of the decoded address is sent to the block decoder circuit 134 and the page address DRAj thereof is sent to the page decoder circuit 135 output.

Die Blockdecoderschaltung 134 aktiviert/deaktiviert ein Blockauswahlsignal BLK0 in Antwort auf die Blockadresse DRAi. Die Transistoren P0 bis Pm+2 werden gemeinsam von dem Blockauswahlsignal BLK0 gesteuert. Das aktivierte Blockauswahlsignal BLK0 besitzt eine genügend hohe Spannung, so dass alle hohen Spannungen auf den Auswahlleitungen S0 bis Sm des Seitendecoders 135 an die entsprechende Wortleitung WL0 bis WLm ohne Spannungsverlust übergeben werden. Die Blockdecoderschaltung 134 steuert auch die Aktivierung der Auswahlsignale SS und GS in Antwort auf die Blockadresse DRAi. Die Seitendecoderschaltung 135 wählt die Auswahlleitungen S0 bis Sm, die den Wortleitungen WL0 bis WLm zugeordnet sind, in Antwort auf die Seitenadresse DRAj der Vordecoderschaltung 133 aus. Zum Beispiel liefert die Seitendecoderschaltung 135 in einem Einzelseitenprogrammiermodus eine Programmierspannung für eine Auswahlleitung gemäß einer Seitenadresse und eine Passierspannung zu den verbleibenden Auswahlleitungen. In einem Lesemodus beaufschlagt die Seitendecoderschaltung 135 eine Auswahlleitung entsprechend einer Seitenadresse mit einer Lesespannung und die verbleibenden Auswahlleitungen mit einer Passierspannung. Die Seitendecoderschaltung 135 beinhaltet ein Register 131, um Seitenadressen zu speichern, so dass eine Vielzahl von Wortleitungen in einem Mehrseitenprogrammiermodus, der unten eingehender beschrieben wird, simultan ausgewählt bzw. aktiviert werden.The block decoder circuit 134 enables / disables a block select signal BLK0 in response to the block address DRAi. The transistors P0 to Pm + 2 are commonly controlled by the block selection signal BLK0. The activated block selection signal BLK0 has a sufficiently high voltage so that all high voltages on the select lines S0 to Sm of the page decoder 135 be transferred to the corresponding word line WL0 to WLm without loss of voltage. The block decoder circuit 134 also controls the activation of the selection signals SS and GS in response to the block address DRAi. The page decoder circuit 135 selects the select lines S0 to Sm associated with the word lines WL0 to WLm in response to the page address DRAj of the predecoder circuit 133 out. For example, the page decoder circuit provides 135 in a single-page programming mode, a programming voltage for a select line according to a page address and a pass voltage to the remaining select lines. In a read mode, the page decoder circuit loads 135 a select line corresponding to a page address having a read voltage and the remaining select lines having a pass voltage. The page decoder circuit 135 includes a register 131 to store page addresses so that a plurality of word lines are simultaneously selected in a multi-page program mode, which will be described in more detail below.

4 zeigt eine Seitendecoderschaltung gemäß der Erfindung, die z.B. als Teil der Seitendecoderschaltung 135 von 3 verwendet werden kann. In 4 ist nur der Teil 135a der Seitendecoderschaltung gezeigt, der eine einzige Auswahlleitung S0 beinhaltet. Der Teil der Seitendecoderschaltung 135 von 3, der die übrigen Auswahlleitungen S1 bis Sm beinhaltet, kann in gleicher Weise aufgebaut sein. 4 shows a page decoder circuit according to the invention, for example as part of the page decoder circuit 135 from 3 can be used. In 4 is only the part 135a the page decoder circuit which includes a single select line S0. The part of the page decoder circuit 135 from 3 that includes the remaining select lines S1 to Sm can be constructed in the same way.

Die Seitendecoderschaltung 135a von 4 umfasst ein NAND-Gatter G1, PMOS-Transistoren MP1 und MP2, einen NMOS-Transistor MN1, einen Zwischenspeicher LAT bzw. ein Register mit Invertern INV1 und INV2, Transmissionsgatter TG1 und TG2 und einen Treiber DRV. Die Zwischenspeicher LAT der Seitendecoderschaltung 135a bilden ein Register 131, wie in 2 gezeigt. Eine decodierte Seitenadresse DRAj der Vordecoderschaltung 133 in 3 wird an das NAND-Gatter G1 angelegt. Die PMOS-Transistoren MP1 und MP2 sind in Serie zwischen die Spannungsversorgung und einen Eingangsknoten ND1 des Zwischenspeichers LAT geschaltet. Ein Gate des PMOS-Transistors MP1 ist an einen Ausgang des NAND-Gatters G1 gekoppelt, und ein Gate des PMOS-Transistors MP2 ist so gekoppelt, dass es ein Steuersignal nADD_IN empfängt. Der NMOS-Transistor MN1 ist zwischen den Eingangsknoten ND1 des Zwischenspeichers LAT und die Massespannung eingeschleift und wird durch ein Steuersignal RST gesteuert. Das Transmissionsgatter TG1 wird durch ein Steuersignal MLT_EN gesteuert und übergibt ein Ausgangssignal des Zwischenspeichers LAT an den Treiber DRV. Das Transmissionsgatter TG2 wird durch ein Steuersignal NOR_EN gesteuert und übergibt ein Ausgangssignal des NAND-Gatters G1 an den Treiber DRV. Der Treiber DRV treibt die Auswahlleitung S0 in Antwort auf ein Eingangssignal. Zum Beispiel wird die Auswahlleitung S0 im Mehrseitenprogrammiermodus durch eine Programmierspannung getrieben. Der Treiber DRV kann mittels eines Pegelschiebers, einer Schaltpumpe oder dergleichen realisiert sein. Ein beispielhafter Treiber ist in der oben angegebenen Patentschrift US 5.473.563 offenbart. Die Steuersignale nADD_IN, RST, NOR_EN und MLT_EN können z.B. durch die Steuerlogik 140 in 2 erzeugt werden.The page decoder circuit 135a from 4 includes a NAND gate G1, PMOS transistors MP1 and MP2, an NMOS transistor MN1, a latch LAT and a register with inverters INV1 and INV2, transmission gates TG1 and TG2, and a driver DRV. The latches LAT of the page decoder circuit 135a form a register 131 , as in 2 shown. A decoded page address DRAj of the predecoder circuit 133 in 3 is applied to the NAND gate G1. The PMOS transistors MP1 and MP2 are connected in series between the power supply and an input node ND1 of the latch LAT. A gate of the PMOS transistor MP1 is coupled to an output of the NAND gate G1, and a gate of the PMOS transistor MP2 is coupled to receive a control signal nADD_IN. The NMOS transistor MN1 is connected between the input node ND1 of the latch LAT and the ground voltage, and is controlled by a control signal RST. The transmission gate TG1 is controlled by a control signal MLT_EN and transfers an output signal of the buffer LAT to the driver DRV. The transmission gate TG2 is controlled by a control signal NOR_EN and transfers an output signal of the NAND gate G1 to the driver DRV. The driver DRV drives the select line S0 in response to an input signal. For example, in the multi-page program mode, the select line S0 is driven by a program voltage. The driver DRV can be realized by means of a level shifter, a switching pump or the like. An exemplary driver is in the above referenced patent US 5,473,563 disclosed. The control signals nADD_IN, RST, NOR_EN and MLT_EN can eg by the control logic 140 in 2 be generated.

5 ist ein Zeitdiagramm, das eine Mehrseitenprogrammieroperation eines nichtflüchtigen Speicherbauelementes gemäß bestimmter Ausführungen der Erfindung zeigt. Unten wird eine Mehrseitenprogrammoperation des nichtflüchtigen Speicherbauelementes in Bezug auf die zugehörigen Zeichnungen eingehender beschrieben. Information, die sich auf das Hauptfeld bezieht, wie z.B. Seiteninformation, wird im Mehrseitenprogrammiermodus in das Hilfsfeld programmiert. Im Unterschied zu herkömmlichen Speicherschaltungen speichert das vorliegende Speicherelement simultan Seiteninformation bezüglich aller Seiten eines Speicherblocks im Hilfsfeld. Um die Beschreibung zu vereinfachen, wird der Mehrseitenprogrammierbetrieb in Bezug auf die einzelne Seitendecoderschaltung 135a von 4 beschrieben. 5 FIG. 11 is a timing diagram illustrating a multi-page programming operation of a non-volatile memory device according to certain embodiments of the invention. FIG. Below, a multi-page program operation of the nonvolatile memory device will be described in more detail with reference to the accompanying drawings. Information related to the main field, such as page information, is programmed in the auxiliary field in multi-page programming mode. Unlike conventional memory circuits, the present memory element simultaneously stores page information with respect to all sides of a memory block in the auxiliary field. In order to simplify the description, the multi-page programming operation becomes relative to the single page decoder circuit 135a from 4 described.

Wenn ein erster Befehl CMD1 als Mehrseitenauswahlbefehl empfangen wird, aktiviert die Steuerlogik 140 das Steuersignal RST. Der NMOS-Transistor MN1 im Seitendecoder 135a wird durch die Aktivierung des Steuersignals RST angeschaltet, so dass der Zwischenspeicher LAT zurückgesetzt wird. Zu diesem Zeitpunkt sind die Steuersignale MLT_EN und NOR_EN auf einem niedrigen Pegel, so dass die Transmissionsgatter TG1 und TG2 deaktiviert sind. Sodann wird eine Zeilenadresse ADD1, die einen Speicherblock und Wortleitungen auswählt, an die Eingabe/Ausgabe-Pins I/Oi angelegt. Die Zeilenadresse ADD1 kann eine Seitenadresse beinhalten, um eine Seite oder eine Wortleitung auszuwählen, und eine Blockadresse, um einen Speicherblock auszuwählen. Die empfangene Zeilenadresse kann durch die Vordecoderschaltung 133 decodiert werden und die decodierte Blockadresse DRAi wird an die Blockdecoderschaltung 134 übergeben. Zur genau oder etwa gleichen Zeit wird die decodierte Seitenadresse DRAj dem NAND-Gatter G1 des Seitendecoders 135a bereitgestellt.When a first command CMD1 is received as a multi-page select command, the control logic activates 140 the control signal RST. The NMOS transistor MN1 in the side decoder 135a is determined by the Ak activation of the control signal RST turned on, so that the buffer LAT is reset. At this time, the control signals MLT_EN and NOR_EN are at a low level, so that the transmission gates TG1 and TG2 are deactivated. Then, a row address ADD1 which selects a memory block and word lines is applied to the input / output pins I / Oi. The row address ADD1 may include a page address to select a page or a word line, and a block address to select a memory block. The received row address may be determined by the predecoder circuit 133 are decoded and the decoded block address DRAi is sent to the block decoder circuit 134 to hand over. At about the same time, the decoded page address DRAj becomes the NAND gate G1 of the page decoder 135a provided.

Wie in 5 dargestellt ist, aktiviert, wenn die Zeilenadresse empfangen wurde, die Steuerlogik 140 das Steuersignal nADD_IN. Wenn die deco dierten Seitenadresssignale alle „hoch" sind, wird der Ausgang des NAND-Gatters G1 „niedrig" und der PMOS-Transistor MP1 wird leitend. Demgemäß geht, wenn das Steuersignal nADD_IN aktiviert wird, der Eingangsknoten ND1 des Zwischenspeichers LAT von „niedrig" auf „hoch". Zu diesem Zeitpunkt wird, da die Transmissionsgatter TG1 und TG2 deaktiviert sind, die Auswahlleitung S0 nicht durch den Treiber DRV getrieben.As in 5 is shown, activates the control logic when the row address has been received 140 the control signal nADD_IN. When the decoded side address signals are all "high", the output of the NAND gate G1 becomes "low" and the PMOS transistor MP1 becomes conductive. Accordingly, when the control signal nADD_IN is activated, the input node ND1 of the latch LAT goes from "low" to "high". At this time, since the transmission gates TG1 and TG2 are deactivated, the selection line S0 is not driven by the driver DRV.

Wenn eine Zeilenadresse dem ersten Befehl CMD1 als ein Mehrseitenauswahlbefehl folgt, wird eine Seitenadresse einer empfangenen Zeilenadresse im Zwischenspeicher LAT des Seitendecoders 135a gemäß der Steuerung der Steuerlogik 140 gespeichert. Diese Operation wird wiederholt, bis die Seitenadressen der Seiten oder Wortleitungen, die ausgewählt werden sollen, alle in den entsprechenden Seitendecodern gespeichert sind.When a line address follows the first command CMD1 as a multi-page select command, a page address of a received line address becomes the page memory LAT of the page decoder 135a according to the control of the control logic 140 saved. This operation is repeated until the page addresses of the pages or word lines to be selected are all stored in the corresponding page decoders.

Wie in 5 gezeigt, wird nach Eingabe des ersten Befehls CMD1 ein zweiter Befehl CMD2 empfangen, um eine Seitenadresse in einer der Seitendecoderschaltungen 135 zu speichern. Der zweite Befehl CMD2 ist ein Befehl, der anzeigt, dass Adressen nacheinander empfangen werden sollen. Alternativ kann dazu auch der erste Befehl CMD1 statt des zweiten Befehls CMD2 benutzt werden. In Antwort auf den Empfang eines dritten Befehls CMD3, der angibt, dass die Eingabe von Adressen und Daten abgeschlossen ist, werden Daten, die programmiert werden sollen, über die Eingabe/Ausgabe-Pufferschaltung 180 und die Spaltengatterschaltung 170 in die Seitenpufferschaltung 150 geladen. Eine Adresse, die dem dritten Befehl CMD3 folgt, umfasst eine Zeilenadresse und eine Spaltenadresse. Die Spaltenadresse wird benutzt, um Spalten des Hilfsfeldes auszuwählen. Das heißt, die zu programmierenden Daten werden in zu dem Hilfsfeld gehörige Seitenpuffer der Seitenpufferschaltung 150 geladen.As in 5 2, after inputting the first command CMD1, a second command CMD2 is received to a page address in one of the page decoder circuits 135 save. The second command CMD2 is a command indicating that addresses should be received one after another. Alternatively, the first command CMD1 instead of the second command CMD2 can be used for this purpose. In response to the receipt of a third command CMD3 indicating that the input of addresses and data has been completed, data to be programmed is passed through the input / output buffer circuit 180 and the column gate circuit 170 in the page buffer circuit 150 loaded. An address following the third command CMD3 includes a row address and a column address. The column address is used to select columns of the auxiliary field. That is, the data to be programmed becomes the page buffer of the page buffer circuit associated with the subfield 150 loaded.

In entsprechenden Ausführungen der Erfindung sind die zu programmierenden Daten Seiteninformationen darüber, dass Seiten bzw. Wortleitungen eines Speicherblocks programmiert worden sind. Demgemäß können alle Daten, die programmiert werden sollen, denselben Datenwert haben. Die Anzahl von Hilfsbitleitungen des Hilfsfeldes, die im Mehrseitenprogrammiermodus ausgewählt werden, kann mit der Anzahl der Wortleitungen des Speicherblocks identisch sein. Weiter versteht es sich, dass die zu programmierenden Daten, nicht auf Seiteninformationen beschränkt sind, die angeben, ob Seiten oder Wortleitungen eines Speicherblocks programmiert sind, sondern sich darüber hinaus auf andere Arten von Daten erstrecken können, die in dem Hilfsfeld gespeichert werden.In corresponding versions According to the invention, the data to be programmed is page information about that, that pages or word lines of a memory block programmed have been. Accordingly, everyone can Data to be programmed has the same data value. The number of auxiliary bit lines of the auxiliary field, which in multi-page programming mode selected can be with the number of word lines of the memory block be identical. Further, it is understood that the programs to be programmed Data, not limited to page information, indicating whether pages or Word lines of a memory block are programmed, but themselves about that may extend to other types of data stored in the auxiliary field get saved.

Wenn die Seitenadressen der Wortleitungen, die ausgewählt werden sollen, alle in den entsprechenden Seitendecodern gespeichert worden sind, aktiviert die Steuerlogik 140 das Steuersignal MLT_EN als einen Mehrseitenprogrammierbefehl in Antwort auf einen vierten Befehl CMD4. Wenn das Steuersignal MLT_EN aktiviert worden ist, wird der Wert, der in dem Zwischenspeicher LAT gespeichert ist, über das Transmissionsgatter TG1 zu dem Treiber DRV transferiert. In Antwort auf dieses Eingabesignal treibt der Treiber DRV die Auswahlleitung S0 mit einer Programmierspannung. In anderen Worten, die Auswahlleitungen, die zu den Seitendecodern gehören, in denen Seitenadressen gespeichert sind, werden gleichzeitig mit einer Programmierspannung getrieben, während diejenigen Auswahlleitungen, die zu den Seitendecodern gehören, in denen keine Seitenadressen gespeichert sind, mit einer Passierspannung getrieben werden.If the page addresses of the word lines to be selected have all been stored in the corresponding page decoders, the control logic activates 140 the control signal MLT_EN as a multi-page program instruction in response to a fourth instruction CMD4. When the control signal MLT_EN has been activated, the value stored in the latch LAT is transferred via the transmission gate TG1 to the driver DRV. In response to this input signal, the driver DRV drives the select line S0 at a program voltage. In other words, the selection lines belonging to the page decoders in which page addresses are stored are driven simultaneously with a programming voltage, while those selection lines belonging to the page decoders in which no page addresses are stored are driven with a pass voltage.

Auswahlsignale, z.B. S0 und S1, welche die Programmierspannung haben, und Auswahlsignale, z.B. S2 bis Sm, welche die Passierspannung haben, werden mittels der Umschaltschaltung 132 zu ihren entsprechenden Wortleitungen WL0 bis WLm transferiert. Zur selben Zeit wer den Hilfsbitleitungen mit einer Programmierspannung, z.B. einer Massespannung, oder einer programmierverhindernden Spannung, z.B. einer Versorgungsspannung, gemäß den Datenwerten beaufschlagt, die in die entsprechenden Seitenpuffern des Hilfsfeldes geladen wurden. Danach werden die Speicherzellen, welche an Schnittpunkten von aktivierten Wortleitungen, von denen jede die Programmierspannung hat, mit den Hilfsbitleitungen angeordnet sind, gleichzeitig programmiert. Während der Programmierzeit wird ein R/nB-Signal auf einen niedrigen Zustand gesetzt.Selection signals, eg, S0 and S1, which have the programming voltage, and selection signals, eg, S2 to Sm, which have the pass voltage are applied by means of the switching circuit 132 transferred to their corresponding word lines WL0 to WLm. At the same time, the auxiliary bit lines are supplied with a programming voltage, eg, a ground voltage, or a programming inhibiting voltage, eg, a supply voltage, according to the data values loaded in the corresponding page buffers of the auxiliary field. Thereafter, the memory cells arranged at intersections of activated word lines each having the programming voltage with the sub-bit lines are simultaneously programmed. During the programming time, an R / nB signal is set low.

Zum Beispiel sei angenommen, dass zwei Wortleitungen W0 und WL1 gleichzeitig ausgewählt werden und dass die Hilfsbitleitungen SBL0 bis SBLx entsprechend den Wortleitungen WL0 bis WLm eines Speicherblocks ausgewählt werden. Unter dieser Annahme werden, wie in 6 gezeigt, die gleichen Daten in die Speicherzellen M0 und M1 programmiert, die an den Schnittpunkten der aktivierten Wortleitungen WL0 und WL1 mit den Hilfsbitleitungen SBL0 bis SBLx angeordnet bzw. mit den Hilfsbitleitungen SBL0 bis SBLx verbunden sind. Alternativ können die gleichen Daten in die Speicherzellen M0 und M1 programmiert werden, die sich an den Schnittpunkten der aktivierten Wortleitungen WL0 und WL1 mit den Hilfsbitleitungen SBL0 und SBL1 befinden, während die Speicherzellen M0 und M1, die sich an den Schnittpunkten der aktivierten Wortleitungen WL0 und WL1 mit den übrigen Hilfsbitleitungen SBL2 bis SBLx befinden, programmiergesperrt sind. In anderen Worten sind 1-Bit-Daten in einer Kette gespeichert und gleichermaßen in zwei Speicherzellen M0 und M1 gespeichert. Deshalb kann die Datenzuverlässigkeit erhöht werden. Für 32 zu programmierende Seiten wird eine Programmieroperation 33 Mal wiederholt. Diese Reduzierung der Anzahl an Programmieroperationen verglichen mit herkömmlichen nichtflüchtigen Speicherbausteinen kann die Betriebsgeschwindigkeit des Bauelementes erhöhen.For example, assume that two word lines W0 and WL1 are simultaneously selected and that the auxiliary bit lines SBL0 to SBLx are selected corresponding to the word lines WL0 to WLm of a memory block. Under this assumption, as in 6 shown, the same data programmed into the memory cells M0 and M1, which are arranged at the intersections of the activated word lines WL0 and WL1 with the auxiliary bit lines SBL0 to SBLx or connected to the auxiliary bit lines SBL0 to SBLx. Alternatively, the same data may be programmed into the memory cells M0 and M1 located at the intersections of the activated word lines WL0 and WL1 with the auxiliary bit lines SBL0 and SBL1, while the memory cells M0 and M1 located at the intersections of the activated word lines WL0 and WL1 are located with the remaining auxiliary bit lines SBL2 to SBLx, are programmable locked. In other words, 1-bit data is stored in a string and stored equally in two memory cells M0 and M1. Therefore, the data reliability can be increased. For 32 pages to be programmed, one programming operation is repeated 33 times. This reduction in the number of programming operations compared to conventional nonvolatile memory devices can increase the speed of operation of the device.

In den oben beschriebenen Ausführungsformen der Erfindung werden Daten, die in dem Hilfsfeld gespeichert werden sollen, in die Seitenpufferschaltung während des Zeitintervalls geladen, in welchem die letzte Zeilenadresse empfangen wird. Es versteht sich jedoch, dass Daten, die in das Hilfsfeld gespeichert werden sollen, immer dann in die Seitenpufferschaltung geladen werden können, wenn eine Adresse empfangen wird. In diesem Fall wird der dritte Befehl CMD3 anstatt des zweiten Befehls CMD2 benutzt, und die Adressen und Daten werden auf den dritten Befehl folgend empfangen. Hierbei umfasst die empfangene Adresse Spalten- und Zeilenadressen. Die Zeilenadresse wird benutzt, um eine Seite und einen Speicherblock auszuwählen, und die Spaltenadresse wird benutzt, um Spalten des Hilfsfeldes auszuwählen.In the embodiments described above The invention stores data that is stored in the auxiliary field are loaded into the page buffer circuit during the time interval, in which the last line address is received. It goes without saying however, that data to be stored in the auxiliary field can be loaded into the page buffer circuit whenever an address is received. In this case, the third command CMD3 is used instead of the second command CMD2, and the addresses and data is received following the third command. in this connection the received address includes column and row addresses. The Row address is used to one page and one memory block select and the column address is used to select columns of the auxiliary field.

Wie vorstehend angemerkt, werden bei einem herkömmlichen Programmiervorgang, wie er oben bezüglich der 1 beschrieben wurde, Datenwerte, die in Speicherzellen einer Kette gespeichert sind, die mit einer Hilfsbitleitung SBLO verbunden ist, dadurch ausgelesen, dass eine Leseoperation entsprechend der Seitenzahl wiederholt wird. Dies kann die Leistung oder die Betriebsgeschwindigkeit des Speicherbauelementes begrenzen. Auf der anderen Seite wird die Seiteninformation eines Hilfsfeldes, das entsprechend dem Mehrseitenprogrammierverfahren der Erfindung programmiert wird, auf einmal ausgelesen. Das heißt, die Seiteninformation wird aus dem Hilfsfeld dadurch ausgelesen, dass Seitenadressen in der oben beschriebenen Weise gespeichert und simultan Wortleitungen entsprechend den gespeicherten Seitenadressen aktiviert werden.As noted above, in a conventional programming operation as described above with respect to FIG 1 has been described, data values stored in memory cells of a string connected to an auxiliary bit line SBLO are read out by repeating a reading operation in accordance with the page number. This may limit the performance or operating speed of the memory device. On the other hand, the side information of an auxiliary field which is programmed according to the multi-page programming method of the invention is read out at once. That is, the page information is read from the subfield by storing page addresses in the manner described above and simultaneously activating word lines corresponding to the stored page addresses.

Wie oben erläutert, werden gemäß der Erfindung Adressen empfangen, die Zeilen des Speicherblocks auswählen. Wenn die nichtflüchtigen Speicherbauelemente der Erfindung im Mehrseitenprogrammiermodus betrieben werden, können diese empfangenen Adressen temporär gespeichert werden, um die gleichzeitige Aktivierung jeder ausgewählten Zeile zu erleichtern. Es versteht sich, dass eine Anzahl verschiedener Mechanismen benutzt werden kann, um diese empfangenen Adressen temporär zu speichern. In entsprechenden Ausführungsformen der Erfindung kann die tatsächliche Adresse gespeichert werden. In anderen Ausführungsformen der Erfindung können hingegen Daten gespeichert werden, die eine bestimmte Adresse angeben bzw. bezeichnen. Zum Beispiel kann ein Bit in einer Registerposition, die einer bestimmten empfangenen Adresse entspricht, auf „temporäres Speichern" der empfangenen Adresse gesetzt werden. Daraus ist ersichtlich, dass die Bezugnahme auf das „Speichern" einer empfangenen Adresse sowohl Fälle betrifft, in denen die tatsächliche Adresse gespeichert wird, als auch Fälle, in denen Daten gespeichert werden, welche die empfangene Adressen identifizieren bzw. für diese indikativ sind.As explained above be according to the invention Receive addresses, select the lines of the memory block. If the non-volatile memory devices of the invention operate in multi-page programming mode, they can be received Addresses temporarily saved to the simultaneous activation of each selected line to facilitate. It is understood that a number of different Mechanisms can be used to temporarily store these received addresses. In corresponding embodiments The invention may be the actual Address to be stored. In other embodiments of the invention can on the other hand, data is stored which indicates a specific address or denote. For example, one bit in a register position, which corresponds to a particular received address, to "temporarily store" the received one Address to be set. It can be seen that the reference on the "saving" a received Address both cases in which the actual Address is stored, as well as cases where data is stored which identify the addresses received or for these are indicative.

Claims

Method of programming a memory device, the at least one memory block having a plurality of memory cells Intersections of rows and columns characterized by following steps: - receive of at least two addresses, each of which is one line of the memory block selects; - temporary saving the at least two received addresses; - simultaneous activation of the lines passing through the temporary stored addresses selected were; and - simultaneous Programming at least some of the memory cells in the activated one Lines.

Method according to claim 1, characterized in that that the at least one memory block in a main field and a Auxiliary field is divided.

Method according to claim 2, characterized in that that the simultaneous programming of at least some memory cells Simultaneous programming of the memory cells in the activated lines includes, which are located at the intersections of the columns of the auxiliary field with the activated lines.

Process according to claim 3, characterized characterized in that the simultaneous programming of the memory cells located at the intersections of the columns of the auxiliary field with the activated rows comprises simultaneously storing information regarding corresponding rows in the memory cells located at the intersections of the columns of the auxiliary field with the activated rows are located.

Method according to one of claims 1 to 4, characterized that the temporary Storing the at least two received addresses a buffering comprising at least two received addresses.

Method according to one of claims 1 to 5, characterized that the number of addresses that are received and stored temporarily are equal to the number of lines, so all lines are simultaneous to be activated.

Method according to one of claims 1 to 6, characterized that each activated row of the at least one memory block with a programming voltage is applied and each inactive line the at least one memory block is subjected to a pass voltage becomes.

Method according to one of claims 1 to 7, characterized in that a NAND flash memory component is used as the memory component becomes.

Method according to one of claims 1 to 8, characterized that - the received first address in a corresponding one of a plurality is temporarily stored by latches of a row decoder circuit, each of which is associated with a row of the memory block; - the second received address in a corresponding one of the plurality of latches the row decoder circuit is temporarily stored; and - those Memory cells are programmed simultaneously with those activated Lines connected and in at least some of the columns of an auxiliary field of the memory block are arranged.

Method according to claim 9, characterized in that that the columns of the auxiliary field correspond to the respective rows of the at least correspond to a memory block.

Method according to claim 10, characterized in that that programmed memory cells in each of the columns information in terms of Save the corresponding line.

Method according to one of claims 9 to 11, characterized that it's receiving and temporary Save additional Addresses includes, the additional Select lines of at least one memory block, with simultaneous activation the lines that are the temporary correspond to stored first and second received addresses, includes the simultaneous activation of the lines, all temporarily stored correspond to received addresses, so that all lines are activated.

nonvolatile Memory device with - one Memory block (BLKO) having a plurality of word lines (WLO to WIm) and a plurality of bit lines (BLO to BIn); marked by - Storage means for storing data identifying at least two word lines; and - one Row decoder circuit which is formed simultaneously with the word lines select which are identified by the data stored in the storage means are stored.

nonvolatile Memory device according to claim 13, characterized in that the storage means comprise a register in the row decoder circuit.

nonvolatile Storage means according to claim 14, characterized in that the Register a part of a page decoder circuit of the row decoder circuit is.

nonvolatile Memory device according to claim 14 or 15, characterized the register has a plurality of latch circuits includes.

nonvolatile Memory device according to one of Claims 13 to 16, characterized the row decoder circuit is formed one or more select the word lines in response to at least one row address, and latches includes, which act as the storage means and one each associated with the wordlines and configured to have a particular row address buffer to select the corresponding word line.

Non-volatile memory device according to claim 17, characterized by a control logic circuit ( 140 ) configured to control the row decoder circuit so as to simultaneously activate the word lines of the latched row addresses in a multi-page program operation.

Non-volatile memory device according to claim 18, characterized in that in the simultaneous activation of the word lines of the zwi buffered row addresses the same data simultaneously programmed into those memory cells who the, which are connected to the activated word lines and associated with a respective bit line of an auxiliary memory cell array.

nonvolatile Memory device according to claim 19, characterized in that the bit lines of the auxiliary memory cell array the respective word lines associated with the memory block.

nonvolatile Memory device according to claim 19 or 20, characterized that the programmed memory cells in the auxiliary memory cell array Store information that indicates if the memory cells are one corresponding line in a main memory cell array normally programmed were.

nonvolatile Memory component according to one of Claims 17 to 21, characterized it comprises a NAND flash memory device.

nonvolatile Memory device according to one of Claims 18 to 22, characterized that the control logic circuit during of the multi-page program operation, the row decoder circuit thus controls that the row addresses of the word lines to be selected in the corresponding caches are stored.

nonvolatile Memory device according to one of Claims 18 to 23, characterized the control logic circuit stores the latches in the row decoder circuit initializes when a multi-page select command occurs during the Multi-page programming operation is received.

nonvolatile Memory component according to one of Claims 18 to 24, characterized that the control logic circuit, the row decoder circuit during a Single-page programming mode so controls that one word line selected will save without a line address.

nonvolatile Memory component according to one of Claims 17 to 25, characterized that - of the Memory block a plurality of memory cells at intersections comprising the word lines with the bit lines; and The row decoder circuit a block decoder circuit, a page decoder circuit, and a switching circuit includes, in which - the Block decoder circuit is formed, a block selection signal in Generate response to a block address information; The page decoder circuit a plurality of word line selecting signal circuits formed are, word line selection signals for the respective word lines in response to the page address information; - the switching circuit is formed, the word line selection signals for corresponding Transmit word lines in response to the block select signal; and - the Word line selection signal circuits which include latches, who are trained while the multi-page programming mode to cache page address information, which select the appropriate word line.

nonvolatile Memory device according to claim 26, characterized in that it for simultaneous activation of the word lines during the Multi-page programming operation according to the buffers is designed in which the page address information is stored.

nonvolatile Memory device according to claim 27, characterized in that it with simultaneous activation of the word lines of cached Page addresses the same data simultaneously in the memory cells programmed at the intersections of the activated word lines with at least one of the bitlines in an auxiliary memory cell array of the memory block.

nonvolatile Memory device according to one of claims 26 to 28, characterized by a control logic circuit formed, the page decoder circuit while a multi-page programming operation so that the word lines the cached page addresses are activated simultaneously become.

A method of writing information into an auxiliary array of memory cells which is part of a memory block of a nonvolatile memory device, characterized by the steps of: receiving a first address selecting a first row of the memory block; Storing a first indicator indicating that the first row of the memory block has been selected; Receiving a second address selecting a second row of the memory block; Storing a second indicator indicating that the second row of the memory block has been selected; Simultaneously activating the first and second rows of the memory block; and simultaneously writing information to at least some memory cells in the first and second Line of the auxiliary field.

Method according to claim 30, characterized in that storing the first and second indicators saves a data bit in a first and second latch circuit, respectively.

Method according to claim 30 or 31, characterized that the simultaneous writing of the information in at least some Memory cells in the first and second rows of the auxiliary field the involves simultaneous writing of the information into the memory cells, at the intersections of the first and second line with the first column of the auxiliary field.

Method according to claim 32, characterized in that that the information in the memory cells in the first and second lines of the auxiliary field is written, includes indicators, whether information in the first and second line or in a main field of the memory block has been written without error or not.