DE102005033156A1 - Substrat für IC-Packages - Google Patents

Substrat für IC-Packages Download PDF

Info

Publication number
DE102005033156A1
DE102005033156A1 DE102005033156A DE102005033156A DE102005033156A1 DE 102005033156 A1 DE102005033156 A1 DE 102005033156A1 DE 102005033156 A DE102005033156 A DE 102005033156A DE 102005033156 A DE102005033156 A DE 102005033156A DE 102005033156 A1 DE102005033156 A1 DE 102005033156A1
Authority
DE
Germany
Prior art keywords
substrate
substrate according
chip
prepregs
fiber structures
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102005033156A
Other languages
English (en)
Inventor
Martin Dr. Rer. Nat. Reiss
Kerstin Dr.-Ing. Nocke
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102005033156A priority Critical patent/DE102005033156A1/de
Publication of DE102005033156A1 publication Critical patent/DE102005033156A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

Die Erfindung bezieht sich auf ein Substrat für IC-Packages, insbesondere für substratbasierte Packages, auf dem auf einer Seite ein Chip montiert ist und auf der anderen Seite Lötbälle angeordnet sind, die mit den Anschlusskontakten des Chips elektrisch verbunden sind. Durch die Erfindung soll ein Substrat für IC-Packages, insbesondere für substratbasierte BGA-Packages, geschaffen werden, mit dem thermisch bedingter Stress deutlich verringert werden kann. Erreicht wird das dadurch, dass mehrere Faserstrukturen enthaltende und mit einem Kunstharz gebundene Prepregs (3-1, 3-2, 3-3, 3-n) mit unterschiedlichen thermomechanischen Eigenschaften in Form eines Sandwichs zu einem Substrat (2) aufeinander laminiert sind, wobei die Hauptorientierung der Faserstruktur in jedem Prepreg (3-1, 3-2, 3-3, 3-n) bevorzugt unterschiedlich verläuft.

Description

  • Die Erfindung bezieht sich auf ein Substrat für IC-Packages, insbesondere für substratbasierte Packages, auf dem auf einer Seite ein Chip montiert ist und auf der anderen Seite Lötbälle angeordnet sind, die mit den Anschlusskontakten des Chips elektrisch verbunden sind.
  • Die für BGA-Packages üblicherweise verwendeten Substrate sind ähnlich wie gedruckte Leiterplatten (PCB: Printed Circuit Board) aufgebaut und verfügen auf mindestens einer Seite über eine Verdrahtung mit Ballkontakten (Landing Pads) für die Lötbälle, die über Durchkontaktierungen mit den Anschlusskontakten des Chips direkt verbunden sind. Alternativ zu den Durchkontaktierungen kann auch ein zentraler Bondkanal vorgesehen sein, durch den Drahtbrücken von Kontaktpads auf dem Substrat zu den Anschlusskontakten des Chips gezogen sind. Dieser Bondkanal wird nach dem Herstellen der Drahtbrücken mit einer Moldmasse vergossen. Für die Befestigung des Chips auf dem Substrat wird üblicherweise eine Klebefolie (Tape, Die Attach) verwendet, mit der eine feste Ankopplung des Chips an das Substrat erreicht wird.
  • Zum Schutz der Chiprückseite wird das vorgefertigte Modul dann noch mit einem Moldcompound (Kunststoffmasse) umhaust, wobei die Chiprückseite, die Chipkanten und Teile des Substrates eingehüllt werden.
  • Um eine sichere Montage des BGA-Packages auf einer Leiterplatte durch Reflowlöten zu gewährleisten, ist die Ballseite des Substrates mit einem Lötstopplack abgedeckt, der nur die Ballkontakte frei lässt. Beispiele für solche Packages gehen aus der EP 0 731 506 A3 , der DE 103 25 029 A1 oder auch der DE 103 23 296 A1 hervor.
  • Wie bereits ausgeführt, sind die Substrate wie gedruckte Leiterplatten aufgebaut, d.h. eine Reihe von Einzellagen aus Glasfaservlies werden gemeinsam mit einem Epoxidharz miteinander verpresst, das Lösungsmittel getrocknet und bei höheren Temperaturen einlaminiert. Schließlich wird noch auf beiden Seiten Kupferfolie auf laminiert, die dann zu den entsprechenden Leiterbahnen strukturiert wird. Auch mehrlagige Strukturen lassen sich auf diese Weise realisieren. Ein Beispiel für ein solches Substrat geht aus der DE 103 13 399 A1 hervor.
  • In der US 2003/0227083 A1 wird die Herstellung eines mehrlagigen PCB beschrieben, indem mehrere mit einer Verdrahtung versehene Folien (Prepreg) übereinander laminiert und in einem Laminierprozess fest miteinander verbunden werden. Die einzelnen Folien besitzen eine identische Materialstruktur, so dass die Prepregs gleiche Materialeigenschaften aufweisen, die durch das Glasfasergewebe und die thermomechanischen Eigenschaften des Epoxydharzbindemittels (Resin) bestimmt wird.
  • Das Hauptproblem solcher IC-Packages besteht darin, dass es schwierig ist, eine hohe Lebensdauer zu gewährleisten, weil die eingesetzten Materialien (Silizium, PCB, Lötstopplack usw.) unterschiedliche Wärmeausdehnungskoeffizienten aufweisen. Das führt bei Änderungen der Temperatur zu einem erheblichen mechanischen Stress, der ein Verbiegen des IC-Packages bis zum Abriss von Lotverbindungen zur Folge hat. Das Ergebnis ist ein vollständiger Funktionsausfall des IC-Packages.
  • Um hier möglichst eine Verringerung des mechanischen Stresses zu erreichen, wurden beispielsweise auf der Chipseite des Substrates regelmäßig grabenförmige Strukturen eingebracht, welche den Chip zumindest umgrenzen, um den von Chip indizierten thermisch bedingten Stress zu unterbrechen, oder zu verlagern. Eine solche Anordnung zur Stress-Reduzierung bei substratbasierten Chip-Packages geht aus der DE 103 23 296 A1 hervor.
  • Ein anderes Beispiel geht aus der DE 103 25 029 A1 hervor, bei dem durch eine partielle Aussparung des Lötstopplackes auf der Chipseite ein Interface mit höheren Hafteigenschaften entsteht. Schließlich wurde versucht, die Zuverlässigkeit durch Einfügen einer nachgiebigen Schicht in das Package zu erhöhen. Gemeinsam ist diesen Versuchen, dass der thermisch bedingte Stress nicht ausreichend beseitigt werden konnte.
    •
  • Der Erfindung liegt nunmehr die Aufgabe zugrunde, ein Substrat für IC-Packages, insbesondere für substratbasierte BGA-Packages zu schaffen, mit dem thermisch bedingter Stress deutlich verringert werden kann.
  • Gelöst wird die Aufgabe dadurch, dass mehrere Faserstrukturen enthaltende und mit einem Kunstharz gebundene Prepregs mit unterschiedlichen thermomechanischen Eigenschaften in Form eines Sandwich aufeinander laminiert sind.
  • Damit lassen sich die thermomechanischen Eigenschaften auf besonders einfache Weise an die jeweiligen Erfordernisse anpassen. Der besondere Vorteil besteht dabei darin, dass diese Anpassung ohne Änderungen am IC-Package und am Montageprozess möglich ist.
  • So kann die Hauptorientierung der Faserstruktur in jedem Prepreg unterschiedlich angeordnet werden, so dass diese in einem vorgegebenen Winkel zur einer Symmetrieachse verläuft, wobei die Hauptorientierung der Faserstruktur jedes Prepreg jeweils entgegengesetzt ausgerichtet sein kann.
  • Eine alternative Ausgestaltung der Erfindung ist dadurch gekennzeichnet, dass Prepregs aufeinander laminiert sind, bei denen sich schräge Hauptorientierungen der Faserstrukturen sowie Hauptorientierungen der Faserstrukturen parallel und rechtwinklig zur Hauptsymmetrieachse einander abwechseln.
  • Die Faserstrukturen der Prepregs können aus gleichen oder unterschiedlichen Materialien, wie Glasfasern, Kunststofffasern oder Mineralfasern bestehen.
  • Eine weitere Ausgestaltung der Erfindung ist dadurch gekennzeichnet, dass die Faserstrukturen der einzelnen Prepregs aus einer Kombination von Glasfasern und/oder Kunststofffasern und/oder Mineralfasern bestehen.
  • Weiterhin ist vorgesehen, dass die Dimensionen der Fasern der Faserstrukturen der einzelnen aufeinander laminierten Prepregs unterschiedlich gewählt werden.
  • In weiterer Fortführung der Erfindung ist vorgesehen, dass einzelne aufeinander laminierten Prepregs eine gleiche oder unterschiedliche Materialstärke aufweisen und dass als Bindemittel für die einzelnen Prepregs unterschiedliche Kunstharze verwendet werden.
  • Schließlich können dem Kunstharz verschiedene Materialien, wie Glaspulver bzw. Glaskugeln und/oder Mineralpulver und/oder Kunststoffpulver beigemischt sein, so dass das thermische Ausdehnungsverhalten beeinflusst werden kann.
  • Durch die Erfindung ist es möglich, besonders biegesteife Substrate zu realisiere, oder diese derart zu gestalten, dass einwirkenden Biegekräften gezielt entgegen gewirkt wird.
    •
  • Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungen zeigen:
  • 1: eine schematische Schnittdarstellung durch ein BOC-Package, das mit einem erfindungsgemäßen Substrat ausgestattet ist; und
  • 2: eine schematische Darstellung eines MCP-Substrates, das mit einem erfindungsgemäßen Substrat ausgestattet ist.
  • Das in 1 dargestellte BOC-Package 1 (BOC: Board on Chip) besteht aus einem Basiselement in Form eines Substrates 2, das aus drei gleich dicken Prepregs 3-1, 3-2, 3-3 zusammengesetzt ist. Die Prepregs sind fest miteinander verbunden und enthalten jeweils Glasfaserlagen, deren Hauptorientierung sich von Prepreg zu Prepreg ändert, so dass eine gegenüber einlagigen Substraten erheblich vergrößerte Biegesteifigkeit erreicht wird. Weiterhin ist das Substrat 2 auf einer Seite mit Ballkontakten 4 als Bestandteil einer nicht dargestellten Verdrahtung auf dem Substrat 2 versehen, die jeweils durch einen Lötstopplack 5 umgeben sind. Auf den Ballkontakten 4 sind Lötkugeln 6 platziert, um das BOC-Package 1 auf eine nicht dargestellte Leiterplatte löten zu können.
  • Auf der anderen Seite des Substrates 2 ist ein Chip 7 mit Hilfe einer Klebefolie 8 (Die Attach) befestigt (gebondet). Da der Chip 7 mit einer zentralen Reihe von Bondkontakten versehen ist, ist im Substrat 2 ein Bondkanal 9 ausgespart, durch den nicht dargestellte Drahtbrücken von den Bondkontakten auf dem Chip zu Kontaktpads auf dem Substrat 2 gezogen sind, so dass die Bondkontakte mit dem entsprechenden Ballkontakt elektrisch verbunden sind. Zum Schutz der Drahtbrücken ist der Bondkanal 9 mit einer Vergussmasse verschlossen.
  • Weiterhin sind die Rückseite des Chips 7 sowie Teile der Klebefolie und des Substrates 2 mit einem Moldcompound 10 (Kunststoffmaterial) umhüllt, so dass ein in sich geschlossenes stabiles Package entsteht.
  • 2 zeigt ein MCP-Substrat 11, das ebenfalls auf einem Basiselement in Form eines Substrates 2, das aus drei gleich dicken Prepregs 3-1, 3-2, 3-3 zusammengesetzt ist, aufgebaut ist. Die Prepregs sind fest miteinander verbunden und enthalten jeweils Glasfaserlagen, deren Hauptorientierung beispielsweise schräg zur Hauptsymmetrieachse angeordnet ist und sich von Prepreg zu Prepreg ändert, so dass eine gegenüber einlagigen Substraten erheblich vergrößerte Biegesteifigkeit erreicht wird. Die Anzahl der Prepregs ist nicht unbedingt auf drei beschränkt, sondern es können je nach den Anforderungen auch mehr Prepregs aufeinander laminiert werden.
  • Weiterhin ist das Substrat 2 auf einer Seite mit Ballkontakten 4 als Bestandteil einer nicht dargestellten Verdrahtung auf dem Substrat 2 versehen. Die Ballkontakte 4, auf denen Lötkugeln 6 montiert sind, sind ebenfalls von einem Lötstopplack 5 umgeben, um eine sichere Montage auf einer nicht dargestellten Leiterplatte durch Reflowlöten zu ermöglichen.
  • Die Ballkontakte 4 sind über Durchkontaktierungen mit Kontakten 12 auf der anderen Seite des Substrates 2 elektrisch verbunden, so dass ein mit einer Klebefolie 8 auf dem Substrat 2 montierter Chip 7 mit diesen Kontakten elektrisch verbunden werden kann. Der Chip 7 ist zu diesem Zweck mit nicht dargestellten Kontakthügeln versehen, die durch die Klebefolie 8 bis auf die Kontakte 12 des Substrates 2 reichen.
  • Die Rückseite des Chips 7 sowie Teile der Klebefolie und des Substrates 2 sind hier ebenfalls mit einem Moldcompound 10 (Kunststoffmaterial) umhüllt, so dass ein in sich geschlossenes stabiles Package entsteht.
  • Die Hauptorientierung der Faserstruktur kann in jedem Prepreg 3-1, 3-2, 3-3 unterschiedlich ausgerichtet werden, so dass diese in einem vorgegebenen Winkel zur einer Symmetrieachse verläuft, wobei die Hauptorientierung der Faserstruktur jedes Prepreg 3-1, 3-2, 3-3 jeweils entgegengesetzt ausgerichtet sein kann.
  • Die Prepregs 3-1, 3-2, 3-3, 3-n können auch derart aufeinander laminiert werden, dass sich schräge Hauptorientierungen der Faserstrukturen sowie Hauptorientierungen der Faserstrukturen parallel und rechtwinklig zur Hauptsymmetrieachse einander abwechseln. Die Faserstrukturen können aus gleichen oder unterschiedlichen Materialien, wie Glasfasern, Kunststofffasern oder Mineralfasern bestehen, oder auch aus beliebigen Kombinationen dieser Fasern.
  • Auch können die Dimensionen der Fasern der Faserstrukturen der einzelnen aufeinander laminierten Prepregs 3-1, 3-2, 3-3, 3-n unterschiedlich gewählt werden.
  • Eine weitere Beeinflussung des Biegeverhaltens und der Biegesteifigkeit ist durch unterschiedliche Materialstärken der Prepregs 3-1, 3-2, 3-3, 3-n möglich, wobei als Bindemittel für die einzelnen Prepregs unterschiedliche Kunstharze verwendet werden können, denen unter Umständen noch verschiedene Materialien, wie Glaspulver bzw. Glaskugeln und/oder Mineralpulver und/oder Kunststoffpulver beigemischt werden.
    • 1
    BOC-Substrat
    2
    Substrat
    3-1
    Prepreg
    3-2
    Prepreg
    3-3
    Prepreg
    3-n
    Prepreg
    4
    Ballkontakt
    5
    Lötstopplack
    6
    Lötkugel
    7
    Chip
    8
    Klebefolie
    9
    Bondkanal
    10
    Moldcompound
    11
    MCP-Substrat
    12
    Kontakt

Claims (15)

  1. Substrat für IC-Packages, insbesondere für substratbasierte BGA-Packages, auf dem auf einer Seite ein Chip montiert ist und auf der anderen Seite Lötbälle angeordnet sind, die mit den Anschlusskontakten des Chips elektrisch verbunden sind, dadurch gekennzeichnet, dass mehrere Faserstrukturen enthaltende und mit einem Kunstharz gebundene Prepregs (3-1, 3-2, 3-3, 3-n) mit unterschiedlichen thermomechanischen Eigenschaften in Form eines Sandwich zu einem Substrat (2) aufeinander laminiert sind.
  2. Substrat nach Anspruch 1, dadurch gekennzeichnet, dass die Hauptorientierung der Faserstruktur in jedem Prepreg (3-1, 3-2, 3-3, 3-n) unterschiedlich verläuft.
  3. Substrat nach Anspruch 1, dadurch gekennzeichnet, dass die Hauptorientierung der Faserstruktur jedes Prepregs (3-1, 3-2, 3-3, 3-n) in einem vorgegebenen Winkel zur einer Symmetrieachse des Substrates (2) verläuft.
  4. Substrat nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die Hauptorientierung der Faserstruktur jedes Prepregs (3-1, 3-2, 3-3, 3-n) jeweils entgegengesetzt zum nächsten Prepreg (3-1, 3-2, 3-3, 3-n) verläuft.
  5. Substrat nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass Prepregs (3-1, 3-2, 3-3, 3-n) aufeinander laminiert sind, bei denen sich schräge Hauptorientierungen der Faserstrukturen sowie Hauptorientierungen der Faserstrukturen parallel und rechtwinklig zur Hauptsymmetrieachse einander abwechseln.
  6. Substrat nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Faserstrukturen der Prepregs (3-1, 3-2, 3-3, 3-n) aus gleichen oder unterschiedlichen Materialien bestehen.
  7. Substrat nach Anspruch 6, dadurch gekennzeichnet, dass die Faserstrukturen aus Glasfasern bestehen.
  8. Substrat nach Anspruch 6, dadurch gekennzeichnet, das die Faserstrukturen aus Kunststofffasern bestehen.
  9. Substrat nach Anspruch 6, dadurch gekennzeichnet, dass die Faserstrukturen aus Mineralfasern bestehen.
  10. Substrat nach Anspruch 6, gekennzeichnet durch Faserstrukturen der einzelnen Prepregs (3-1, 3-2, 3-3, 3-n) aus einer Kombination von Glasfasern und/oder Kunststofffasern und/oder Mineralfasern.
  11. Substrat nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Dimensionen der Fasern der Faserstrukturen der einzelnen aufeinander laminierten Prepregs (3-1, 3-2, 3-3, 3-n) unterschiedlich ist.
  12. Substrat nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass einzelnen aufeinander laminierten Prepregs (3-1, 3-2, 3-3, 3-n) eine gleiche oder unterschiedliche Materialstärke aufweisen.
  13. Substrat nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass als Bindemittel für die einzelnen Prepregs (3-1, 3-2, 3-3, 3-n) unterschiedliche Kunsthar ze verwendet werden.
  14. Substrat nach Anspruch 13, dadurch gekennzeichnet, dass dem Kunstharz verschiedene Materialien beigemischt sind.
  15. Substrat nach Anspruch 14, dadurch gekennzeichnet, dass dem Kunstharz Glaspulver bzw. Glaskugeln und/oder Mineralpulver und/oder Kunststoffpulver beigemischt ist.
DE102005033156A 2005-07-13 2005-07-13 Substrat für IC-Packages Ceased DE102005033156A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102005033156A DE102005033156A1 (de) 2005-07-13 2005-07-13 Substrat für IC-Packages

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102005033156A DE102005033156A1 (de) 2005-07-13 2005-07-13 Substrat für IC-Packages

Publications (1)

Publication Number Publication Date
DE102005033156A1 true DE102005033156A1 (de) 2007-01-25

Family

ID=37575525

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005033156A Ceased DE102005033156A1 (de) 2005-07-13 2005-07-13 Substrat für IC-Packages

Country Status (1)

Country Link
DE (1) DE102005033156A1 (de)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0309982A2 (de) * 1987-09-30 1989-04-05 E.I. Du Pont De Nemours And Company Polymerkeramische Verbundplatte
US4888247A (en) * 1986-08-27 1989-12-19 General Electric Company Low-thermal-expansion, heat conducting laminates having layers of metal and reinforced polymer matrix composite
DE19748075A1 (de) * 1997-03-03 1998-09-10 Hitachi Chemical Co Ltd Leiterplatten mit hitzebeständigem Harz als Klebstoff für isolierende Klebschichten
US5817404A (en) * 1995-01-20 1998-10-06 Matsushita Electric Industrial Co., Ltd. Printed circuit board
US6323436B1 (en) * 1997-04-08 2001-11-27 International Business Machines Corporation High density printed wiring board possessing controlled coefficient of thermal expansion with thin film redistribution layer
US6808798B2 (en) * 1999-03-24 2004-10-26 Polymatech Co., Ltd. Heat conductive resin substrate and semiconductor package

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4888247A (en) * 1986-08-27 1989-12-19 General Electric Company Low-thermal-expansion, heat conducting laminates having layers of metal and reinforced polymer matrix composite
EP0309982A2 (de) * 1987-09-30 1989-04-05 E.I. Du Pont De Nemours And Company Polymerkeramische Verbundplatte
US5817404A (en) * 1995-01-20 1998-10-06 Matsushita Electric Industrial Co., Ltd. Printed circuit board
DE19748075A1 (de) * 1997-03-03 1998-09-10 Hitachi Chemical Co Ltd Leiterplatten mit hitzebeständigem Harz als Klebstoff für isolierende Klebschichten
US6323436B1 (en) * 1997-04-08 2001-11-27 International Business Machines Corporation High density printed wiring board possessing controlled coefficient of thermal expansion with thin film redistribution layer
US6808798B2 (en) * 1999-03-24 2004-10-26 Polymatech Co., Ltd. Heat conductive resin substrate and semiconductor package

Similar Documents

Publication Publication Date Title
DE69729673T2 (de) Chipträger und Halbleiteranordnung mit diesem Chipträger
DE102005030465B4 (de) Halbleiterstapelblock mit Halbleiterchips und Verfahren zur Herstellung desselben
DE10333841A1 (de) Halbleiterbauteil in Halbleiterchipgröße mit flipchipartigen Außenkontakten und Verfahren zur Herstellung desselben
EP3231262B1 (de) Semiflexible leiterplatte mit eingebetteter komponente
DE60032067T2 (de) Mehrschichtige Leiterplatte und Verfahren zu deren Herstellung
EP1192841B1 (de) Intelligentes leistungsmodul
WO2016091992A1 (de) Leiterplatte mit einem asymmetrischen Schichtenaufbau
DE19755675B4 (de) Halbleitergehäuse und Verfahren zu dessen Herstellung
DE102005053974B3 (de) Elektronische Schaltungsanordnung und Verfahren zur Herstellung einer elektronischen Schaltungsanordnung
DE10245451B4 (de) Elektronisches Bauteil mit einem Halbleiterchip, der flexible Chipkontakte aufweist, und Verfahren zur Herstellung desselben, sowie Halbleiterwafer
DE10162676B4 (de) Elektronisches Bauteil mit einem Halbleiterchip und einer Umverdrahtungsplatte und Systemträger für mehrere elektronische Bauteile sowie Verfahren zur Herstellung derselben
DE102013018381B4 (de) Gehäusesystem mit ohne Lotmaske definierten Kupferanschlussflächen und eingebetteten Kupferanschlussflächen zur Reduzierung der Gehäusesystemhöhe und Verfahren zu dessen Herstellung
EP1278243A2 (de) Multichipmodul in COB Bauweise, insbesondere Compact Flash Card mit hoher Speicherkapazität und Verfahren zur Herstellung desselben
DE102005023949B4 (de) Verfahren zur Herstellung eines Nutzens aus einer Verbundplatte mit Halbleiterchips und einer Kunststoffgehäusemasse und ein Verfahren zur Herstellung von Halbleiterbauteilen mittels eines Nutzens
DE19821916C2 (de) Halbleitereinrichtung mit einem BGA-Substrat
EP3053192B1 (de) Schaltungsvorrichtung und verfahren zu deren herstellung
DE4223371A1 (de) Verfahren und Platine zur Montage von Bauelementen
DE10260005A1 (de) Chippaket und Verfahren zu seiner Herstellung
EP2345314A1 (de) Flexible leiterplatte
DE102005033156A1 (de) Substrat für IC-Packages
DE102007002807B4 (de) Chipanordnung
DE102006009540A1 (de) Substrat für ein substratbasiertes elektronisches Bauelement und elektronisches Bauelement mit verbesserter Zuverlässigkeit
DE10139985B4 (de) Elektronisches Bauteil mit einem Halbleiterchip sowie Verfahren zu seiner Herstellung
DE102004012979B4 (de) Kopplungssubstrat für Halbleiterbauteile, Anordnungen mit dem Kopplungssubstrat, Kopplungssubstratstreifen, Verfahren zur Herstellung dieser Gegenstände und Verfahren zur Herstellung eines Halbleitermoduls
DE10127010B4 (de) Elektronisches Bauteil mit einem Halbleiterchip auf einem spannungsreduzierten Substrat

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection