DE102004001651A1

DE102004001651A1 - Verfahren und Prozessor zur automatischen Befehls-Betriebsartumschaltung unter Verwendung einer Paritätsüberprüfung

Info

Publication number: DE102004001651A1
Application number: DE102004001651A
Authority: DE
Inventors: Bor-Sung Liang
Original assignee: Sunplus Technology Co Ltd
Current assignee: Sunplus Technology Co Ltd
Priority date: 2003-03-10
Filing date: 2004-01-12
Publication date: 2004-10-07
Anticipated expiration: 2024-01-13
Also published as: JP2004272897A; GB2399432B; TW200417917A; DE102004001651B4; US7149879B2; TWI230899B; GB0400543D0; JP3688285B2; US20040181650A1; GB2399432A

Abstract

Es werden ein Prozessor und ein Verfahren offenbart, welche in N-Bit- und 2N-Bit-Betriebsarten ausgeführt werden können und zur Umschaltung von Befehlsbetriebsarten eine Paritätsüberprüfung verwenden. Der Prozessor beinhaltet eine Befehls-Eingabe-Vorrichtung, eine Befehls-Abruf-Vorrichtung und eine Betriebsart-Schalt-Logik. Die Befehls-Eingabe-Vorrichtung beinhaltet einen Speicher mit einer Breite von 2N-Bits zur Speicherung einer Vielzahl von 2N-Bit-Worten. Die Befehls-Abruf-Vorrichtung ruft ein 2N-Bit-Wort ab. Die Betriebsart-Schalt-Logik bestimmt, ob das von der Befehls-Abruf-Vorrichtung abgerufene 2N-Bit-Wort zwei (N-P)-Bit-Befehle oder ein 2(N-P)-Bit-Befehl ist und schaltet demgemäß den Prozessor in die entsprechende N-Bit- oder 2N-Bit-Betriebsart. Wenn das abgerufene 2N-Bit-Wort gerade Parität ist, wird das 2N-Bit-Wort als zwei (N-P)-Bit-Befehle bestimmt, wenn zwei in dem 2N-Bit-Wort beinhaltete N-Bit-Worte in dem ersten Paritätszustand sind, oder als ein 2(N-P)-Bit-Befehl bestimmt, wenn die zwei N-Bit-Worte in dem zweiten Paritätszustand sind.

Description

1. Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf das technische Gebiet von Prozessoren und insbesondere auf einen Prozessor und ein Verfahren, das zur Umschaltung von Befehlsbetriebsarten in einer Computervorrichtung Paritätsüberprüfung verwendet.
2. Beschreibung verwandter Technik
Üblicherweise ist ein Prozessor mit 32-Bit/16-Bit-Befehlsbetriebsarten ausgestattet und geeignet, zwischen den zwei Betriebsarten umzuschalten, um erforderlichen Speicher zur Abspeicherung von Programmkodes zu sparen. Das Nevill und Edward Colles erteilte US-Patent 5,758,115 für eine "Interoperabilität mit mehrfachen Befehlssätzen" verwendet T Bit eines Programmzählers (PC), um zu bestimmen, ob der Prozessor in einer 32-Bit oder 16-Bit-Befehlsbetriebsart ist und verwendet einen Verzweigungsbefehl zum Verändern des Wertes der T Bit des Programmzählers. Die Befehlsbetriebsarten werden, wie in 1 gezeigt, geschaltet. Der Verzweigungsbefehl 220 wird zum Verzweigen eines Programmablaufs zu einer Startadresse Badd(1), die mit einem 16-Bit-Befehl abgespeichert wird, durchgeführt, um den 16-Bit-Befehl auszuführen. Das T Bit wird um + 1 geschaltet, um den Prozessor zu informieren, in der 16-Bit-Befehlsbetriebsart zu sein. Der Verzweigungsbefehl 240 wird zum Verzweigen des Programmablaufs zu Adresse Badd(2), die mit einem 32-Bit-Befehl gespeichert ist, durchgeführt, um den 32-Bit-Befehl auszuführen. Ein solcher Befehlsbetriebsartschalter wird von Prozessoren der ARM- und MIPS-Serien angewandt. Dennoch erfordert ein solcher Schalter unterschiedliche Speicherblöcke, um 32-Bit- und 16-Bit-Befehle getrennt in einem anderen als demselben Speicherblock zu speichern, um die Befehle ganzheitlich abzuspeichern. Deshalb kann Programmkodespeicherung nicht optimiert werden.
Die vorhergenannten Probleme betreffend hat das an Otani u. A. erteilte Patent für einen "Prozessor zur Ausführung von Befehlskodes zweier unterschiedlicher Längen und Vorrichtung zur Eingabe der Befehlskodes" eine Lösung bereitgestellt, durch Anwenden des meist signifikanten Bits (MSB) eines Befehlskodes zu bestimmen, ob der Prozessor in einer 32-Bit oder 16-Bit-Befehlsbetriebsart ist. Wie in 2 gezeigt, beinhaltet das 32-Bit-Wort einen 32-Bit-Befehl, wenn das MSB der 32-Bit-Grenze '1' ist und zwei 16-Bit-Befehle, wenn das MSB der 32-Bit-Grenze '0' ist. Es werden zwei 16-Bit-Befehle nacheinander durchgeführt, wenn das MSB des 16-Bit-Befehls B '0' ist. Es werden zwei 16-Bit-Befehle parallel durchgeführt, wenn das MSB des 16-Bit-Befehls B '1' ist. Ein solcher Befehlsbetriebsartschalter wird in den Prozessoren der M32R-Serien verwendet. In diesem Fall können die 32-Bit- und 16-Bit-Befehle in dem selben Block gespeichert werden, um die Kodedichte zu erhöhen. Jedoch muss sorgfältig verfahren werden, wenn ein Verzweigungs- oder Sprungbefehl durchgeführt wird, um das Springen zu dem letzten halben Abschnitt eines 32-Bit-Befehls zu vermeiden. Da der letzte halbe Abschnitt eines 32-Bit-Befehls nicht ausführbar ist, könnte es einen unvorhersehbaren Fehler verursachen. Deswegen macht es die Sprungadresse erforderlich, auf eine Wortgrenze oder 32-Bit-Grenze beschränkt zu werden. Die Rückgabeadressen für Verzweigen-und-Verbinden- und Sprung-und-Verbinden-Befehle erfordern es auch, auf eine Wortgrenze oder 32-Bit-Grenze beschränkt zu werden. Eine solche Beschränkung fügt Unannehmlichkeiten beim Verwenden hinzu. Zusätzlich ist keine Fehlertoleranz für den obengenannten Prozessor beim Ausführen des Verzweigungs- oder Sprungbefehls geplant. Das heißt, dass der Prozessor zu einem Systemhalt führen könnte, wenn der Prozessor eine falsche Sprungadresse aufgrund eines Hardware-Problems oder einer äußeren Beeinflussung erzeugt. Deswegen stößt herkömmliches 32-Bit/16-Bit-Befehlsbetriebsart-Umschalten immer noch auf viele Probleme und folglich ist es wünschenswert, einen verbesserten Prozessor und ein Verfahren bereitzustellen, um die vorhergehenden Probleme zu mildern und/oder vorzubeugen.
ZUSAMMENFASSUNG DER ERFINDUNG
Die Aufgabe der vorliegenden Erfindung ist es, einen Prozessor und ein Verfahren bereitzustellen, die zur Umschaltung von Befehls-Betriebsarten eine Paritätsüberprüfung verwenden, wobei dadurch das bei einer Wortgrenze oder 32-Bit-Grenze dargelegte komplizierte Problem vermieden wird, das von der früheren Sprungadressen-begrenzung verursacht wurde, und sowohl Kodedichte als auch Systemstabilität zu erhöhen, um eine bessere Fehlertoleranz zu erhalten.
Gemäß einem Merkmal der vorliegenden Erfindung wird ein Prozessor bereitgestellt, der zur Umschaltung von Befehlsbetriebsarten eine Paritätsüberprüfung verwendet, welcher N-Bit- und 2N-Bit-Betriebsartbefehle entsprechend in N-Bit- und 2N-Bit-Betriebsarten ausführen kann. Der N-Bit-Betriebsbefehl enthält ein N-Bit-Wort und der 2N-Bit-Betriebsartbefehl enthält zwei N-Bit-Worte. Jedes N-Bit-Wort beinhaltet P-Bit-Paritäts- und (N-P)-Bit-Befehlskode, wobei P eine ganze Zahl größer als oder gleich 1 ist. Die Parität jedes N-Bit-Betriebsartbefehls wird verwendet, um das entsprechende N-Bit-Wort in einen ersten Paritätszustand zu setzen. Die Parität jedes N-Bit-Wortes jedes 2N-Bit-Betriebsartbefehls wird verwendet, um das entsprechende N-Bit-Wort in einen zweiten Paritätszustand zu setzen. Der Prozessor beinhaltet eine Befehls-Eingabe-Vorrichtung, eine Befehls-Abruf-Vorrichtung und eine Betriebsart-Schalt-Logik. Die Befehls-Eingabe-Vorrichtung beinhaltet einen Speicher mit einer Breite von 2N-Bit zum Speichern einer Vielzahl von 2N-Bit-Wörtern, die Befehle darstellen. Die Befehls-Abruf-Vorrichtung ruft ein 2N-Bit-Wort von der Befehls-Eingabe-Vorrichtung ab. Die Betriebsart-Schalt-Logik bestimmt, ob das von der Befehls-Abruf-Vorrichtung abgerufene 2N-Bit-Wort zwei (N-P)-Bit-Befehle oder ein 2(N-P)-Bit-Befehl ist und schaltet demgemäß den Prozessor in eine entsprechende N-Bit- oder 2N-Bit-Betriebsart. Wenn das abgerufene 2N-Bit-Wort gerade Parität ist, wird das 2N-Bit-Wort als zwei (N-P)-Bit-Befehle bestimmt, wenn zwei in dem 2N-Bit-Wort beinhaltete N-Bit-Wörter in dem ersten Paritätszustand sind, und als ein 2(N-P)-Bit-Befehl bestimmt, wenn die zwei N-Bit-Worte in dem zweiten Paritäts-Zustand sind.
Gemäß eines weiteren Merkmals der vorliegenden Erfindung wird ein Verfahren bereitgestellt, das zur Umschaltung von Befehlsbetriebsarten in einem Prozessor eine Paritätsüberprüfung verwendet, der in N-Bit- und 2N-Bit-Betriebsarten ausführbar ist. Der Prozessor beinhaltet eine Befehls-Eingabe-Vorrichtung, um N-Bit- und 2N-Bit-Betriebsartbefehle bereitzustellen. Der N-Bit-Betriebsartbefehl enthält ein N-Bit-Wort und der 2N-Bit-Betriebsartbefehl enthält zwei N-Bit-Worte. Jedes N-Bit-Wort beinhaltet P-Bit-Paritäts- und (N-P)-Bit-Befehlskode, wobei P eine ganze Zahl größer als oder gleich 1 ist. Die Parität jedes N-Bit-Betriebsartbefehls wird verwendet, um das entsprechende N-Bit-Wort in einen ersten Paritätszustand zu setzen. Die Parität jedes N-Bit-Wortes jedes 2N-Bit-Betriebsartbefehls wird verwendet, um das entsprechende N-Bit-Wort in einen zweiten Paritätszustand zu setzen. Das Verfahren beinhaltet: Abrufen eines 2N-Bit-Wortes, das einen Befehl darstellt; wenn das 2N-Bit-Wort in einem geraden Paritätszustand ist, Bestimmen, dass das 2N-Bit-Wort zwei (N-P)-Bit-Befehle sind, wenn beide in dem 2N-Bit-Wort beinhalteten N-Bit-Worte in dem ersten Paritätszustand sind, und demgemäß Umschalten des Prozessors in die N-Bit-Betriebsart; und wenn das 2N-Bit-Wort in einem geraden Paritätszustand ist, Bestimmen, dass das 2N-Bit-Wort ein 2(N-P)-Bit-Befehl ist, wenn beide in dem 2N- Bit-Wort beinhalteten N-Bit-Wörter in dem zweiten Paritätszustand sind, und demgemäß Umschalten des Prozessors in die 2N-Bit-Betriebsart.
Weitere Aufgaben, Vorteile und neue Merkmale der Erfindung werden aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen noch offensichtlicher.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist eine schematische Darstellung eines typischen Befehlsbetriebsart-Umschaltprozesses;
2 ist eine schematische Darstellung eines weiteren typischen Befehlsbetriebsart-Umschaltprozesses;
3 zeigt eine Architektur eines Prozessors, der zur Umschaltung von Befehlsbetriebsarten eine Paritätsüberprüfung gemäß der Erfindung verwendet;
4 ist eine schematische Darstellung einer Paritätsbildung, während das Programm gemäß der Erfindung assembliert wird;
5 ist eine schematische Darstellung einer Paritätsüberprüfung während das Programm gemäß der Erfindung ausgeführt wird;
6 ist eine Darstellung einer Nachschlagetabelle gemäß der Erfindung;
7 ist eine schematische Darstellung der Speichereinteilung und sechs Sprungadressenzuständen für ein Programm gemäß der Erfindung;
8 ist eine schematische Darstellung einer weiteren Paritätsbildung, während das Programm gemäß der Erfindung assembliert wird;
9 ist eine Darstellung einer anderen Nachschlagetabelle gemäß der Erfindung; und
10 ist eine Darstellung einer weiteren Nachschlagetabelle gemäß der Erfindung.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
Der erfindungsgemäße Prozessor und das Verfahren, die zur Umschaltung von Befehlsbetriebsarten eine Paritätsüberprüfung verwenden, können N-Bit- und 2N-Bit-Betriebsartbefehle entsprechend in N-Bit- und 2N-Bit-Betriebsarten ausführen. Der N-Bit-Betriebsartbefehl enthält ein N-Bit-Wort und der 2N-Bit-Betriebsartbefehl enthält zwei N-Bit-Worte. Jedes N-Bit-Wort beinhaltet P-Bit-Paritäts- und (N-P)-Bit-Befehlskode, wobei P eine ganze Zahl größer als oder gleich 1 ist. In dieser Ausführungsform sollte zu erläuternden Zwecken N bevorzugt 16 und P bevorzugt 1 sein.
3 zeigt eine Systemarchitektur eines Prozessors, der zur Umschaltung von Befehlsbetriebsarten eine Paritätsüberprüfung gemäß der Erfindung verwendet. Wie gezeigt, beinhaltet der Prozessor eine Befehls-Eingabe-Vorrichtung 310, eine Befehls-Abruf-Vorrichtung 320 und eine Betriebsart-Schalt-Logik 330. Die Befehls-Eingabe-Vorrichtung 310 beinhaltet einen Speicher mit einer Breite von 2N=32 Bits zur Speicherung einer Vielzahl von 2N-Bit-Worten, die Befehle darstellen. Die Befehls-Abruf-Vorrichtung 320 ruft ein 2N-Bit-Wort von der Befehls-Eingabe-Vorrichtung 310 ab. Die Betriebsart-Schalt-Logik 330 bestimmt, ob das von der Befehls-Abruf-Vorrichtung 320 abgerufene 2N-Bit-Wort zwei Befehle von (N-P)=15 Bits oder ein Befehl von 2(N-P)=30 Bits ist, um demgemäß den Prozessor in eine 16-Bit- oder 32-Bit-Betriebsart zu schalten.
In dieser Ausführungsform kann der Prozessor in der 16-Bit (N)- und 32-Bit (2N)-Betriebsarten ausgeführt werden. Beim Kodieren des Befehlssatres für den Prozessor enthält der 16-Bit-Betriebsartbefehl ein 16-Bit-Wort und jeder 16-Bit-Betriebsartbefehl beinhaltet eine Ein-Bit-Parität. Die Parität ist vorzugsweise bei dem meist signifikanten Bit (MSB) positioniert, kann aber bei einem beliebigen Bit positioniert werden. Der 32-Bit-Betriebsartbefehl enthält zwei 16-Bit-Worte, wobei jedes 1-Bit-Paritäts- und 15-Bit-Befehlskode aufweist. Die Parität ist bei dem MSB jedes 16-Bit-Wortes positioniert.
Wie in 4 gezeigt, wird angenommen, dass der spezifische Paritätszustand eines 32-Bit-Wortes, das einen Befehl darstellt, gerade Parität ist. Wenn das 32-Bit-Wort zwei 16-Bit-Befehle aufweist, ist das 31ste Bit des 32-Bit-Wortes die Parität eines 16-Bit-Betriebsartbefehls. Der Inhalt der Parität ist ein logischer Wert, der zu XOR-Operation der entsprechenden 15 Bits des 32-Bit-Wortes führt, d. h., einem 16-Bit-Wort vom 30sten Bit zum 16ten Bit in dem 32-Bit-Wort, so dass die Bits vom 31sten Bit zum 16ten Bit eine gerade Parität bilden. Zusätzlich ist das 15te Bit des 32-Bit- Wortes die Parität eines weiteren 16-Bit-Betriebsartbefehls. Der Inhalt der Parität ist ein logischer Wert, der zu XOR-Operation der entsprechenden 15 Bits des 32-Bit-Wortes führt, d. h., einem weiteren 16-Bit-Wort vom 14ten Bit zum 0ten Bit in dem 32-Bit-Wort, so dass die Bits vom 15ten Bit zum 0ten Bit auch eine gerade Parität bilden. Demgemäß werden jeweils zwei 16-Bit-Worte in einen ersten Paritätszustand (geraden Paritätszustand) gesetzt.
Jeder 32-Bit-Betriebsartbefehl weist zwei Paritäts-Bits auf. Nämlich, wenn ein 30-Bit-Befehl in dem 32-Bit-Wort beinhaltet ist, ist das 31ste Bit ein logischer Wert, der zu der XNOR-Operation der entsprechenden 15 Bits des 32-Bit-Wortes führt, d. h., vom 30sten Bit zum 16ten Bit in dem 32-Bit-Wort, so dass die Bits vom 31sten Bit zum 16ten Bit eine ungerade Parität bilden. Zusätzlich ist das 15te Bit ein logischer Wert, der zu der XNOR-Operation der entsprechenden 15 Bits des 32-Bit-Wortes führt, d. h., vom 14ten Bit zum 0ten Bit in dem 32-Bit-Wort, so dass die Bits vom 15ten Bit zum 0ten Bit auch eine ungerade Parität bilden. Demgemäß wird in jedem 32-Bit-Betriebsartbefehl jedes 16-Bit-Wort von der entsprechenden Parität in einen zweiten Paritätszustand (ungeraden Paritätszustand) gesetzt.
Nachdem ein Programm von einem Assembler assembliert wurde, wird angezeigt, dass eine Vielzahl von Maschinenkodes für das Programm in einem Speicher der Befehls-Eingabe-Vorrichtung 310 mit 32-Bit-Breite gespeichert wird, um von dem Prozessor ausgeführt zu werden. Die Befehls-Abruf-Vorrichtung 320 ruft ein 32-Bit-Wort von der Befehls-Eingabe-Vorrichtung 310 ab. Die Betriebsart-Schalt-Logik 330 bestimmt, ob das abgerufene 32-Bit-Wort zwei 15-Bit-Befehle oder ein 30-Bit-Befehl ist, wobei dadurch der Prozessor in die entsprechende 16-Bit- oder 32-Bit-Betriebsart geschaltet wird.
Die Betriebsart-Schalt-Logik 330 führt zunächst, wie in 5 gezeigt, eine XOR-Operation mit dem 31sten bis 16ten Bit des abgerufenen 32-Bit-Wortes durch, um ein UHP (obere halbe Parität)-Signal 510 zu erhalten, und eine XOR-Operation mit dem 15ten bis 0ten Bit des abgerufenen 32-Bit-Wortes durch, um ein LHP (untere halbe Parität)-Signal 520 zu erhalten. Als Nächstes führt die Betriebsart-Schalt-Logik 330 eine XOR-Operation mit den Signalen 510 und 520 durch, um ein WP (Wortparität)-Signal 530 zu erhalten. Schließlich bestimmt die Betriebsart-Schalt-Logik 330 gemäß den Signalen 510, 520 und 530, ob der Prozessor in der 16-Bit- oder 32-Bit-Betriebsart ausgeführt wird.
Wenn das WP-Signal 530 wie in 6 gezeigt gerade Parität E ist, wird angezeigt, dass das 32-Bit-Wort zumindest einen gültigen Befehl beinhaltet. Wenn die Signale 510 und 520 gerade Parität E sind, wird angezeigt, dass das abgerufene 32-Bit-Wort zwei 15-Bit-Befehle aufweist. Wenn die Signale 510 und 520 ungerade Parität 0 sind, wird angezeigt, dass das abgerufene 32-Bit-Wort einen 30-Bit-Befehl aufweist.
Wenn das WP-Signal 530 ungerade Parität 0 ist, wird angezeigt, dass das abgerufene 32-Bit-Wort nicht einen gewöhnlichen Befehl beinhaltet, sondern in einem speziellen Zustand ist. Der spezielle Zustand kann sein wie folgt: (1) das abgerufene 32-Bit-Wort befindet sich in einem Nicht-Kodeblock; (2) das abgerufene 32-Bit-Wort befindet sich in einem Kodeblock, aber ein Fehler-Bit tritt auf und verursacht das Umschalten von gültiger gerader Parität E zu ungerader Parität O; (3) es finden andere spezielle Zustandsübergänge statt. In dieser Ausführungsform wird das WP-Signal 530 mit ungerader Parität O als Vorliegen eines Fehler-Bits definiert, so dass ein Fehler-Daten-Bit überprüft werden kann.
7 zeigt eine Darstellung einer Speichereinteilung für Maschinenkodes, die erzeugt werden, nachdem ein Programm von der Erfindung assembliert wird. In 7 erfordern es manche Befehlsformate, einen 15-Bit-Befehl auszuführen, wobei andere Befehlsformate es erfordern, einen 30-Bit-Befehl auszuführen. Deswegen wird eine Folge von Kodes erzeugt, die mit 30-Bit- und 15-Bit-Befehlen gemischt ist. Wie in 7 gemäß der Erfindung gezeigt, kann eine Mischung von 32-Bit- und 16-Bit-Betriebsartbefehlen in demselben Block gespeichert werden, wobei dadurch die Kodedichte erhöht wird.
Erfindungsgemäß kann der Prozessor eine ordnungsgemäße Befehlsbetriebsart bestimmen, ohne für ein Sprungadressziel einen Befehlszustand zuzuordnen. Das heißt, mit der Betriebsart-Schalt-Logik 330 kann der Prozessor automatisch eine ordnungsgemäße Befehlsbetriebsart anhand des Dateninhalts einer Sprungadresse bestimmen. 7 zeigt auch sechs unterschiedliche Sprungadressenzustände in dem Prozessor und ordnungsgemäße Befehlsbetriebsarten, die von der Betriebsart-Schalt-Logik 330 bestimmt wurden. Diese Zustände werden jeweils wie folgt beschrieben:
Zustand (1): Wenn der Prozessor zu einer 32-Bit-Grenze springt, zeigt WP=E einen gültigen Befehl an und (UHP, LHP)=(O, O) zeigt einen 30-Bit-Befehl an; demgemäß führt der Prozessor den 30-Bit-Befehl durch.
Zustand (2): Wenn der Prozessor zu einer 32-Bit-Grenze springt, zeigt WP=E einen gültigen Befehl an und (UHP, LHP)=(E, E) zeigt zwei 15-Bit-Befehle an; demgemäß führt der Prozessor den ersten 15-Bit-Befehl durch.
Zustand (3): Wenn der Prozessor nicht zu einer 32-Bit-Grenze springt, zeigt WP=E einen gültigen Befehl an und (UHP, LHP)=(E, E) zeigt zwei 15-Bit-Befehle an; demgemäß führt der Prozessor den zweiten 15-Bit-Befehl durch.
Zustand (4): Wenn der Prozessor nicht zu einer 32-Bit-Grenze springt, zeigt WP=E einen gültigen Befehl an und (UHP, LHP)=(O, O) zeigt einen 30-Bit-Befehl an; demgemäß gibt der Prozessor ein Ausnahmesignal aus, da ein Fehler auftritt.
Zustand (5): Wenn der Prozessor zu einer 32-Bit-Grenze springt, zeigt WP = O einen ungültigen Befehl an und ist in einem speziellen Zustand; demgemäß gibt der Prozessor ein Ausnahmesignal aus.
Zustand (6): Wenn der Prozessor nicht zu einer 32-Bit-Grenze springt, zeigt WP = O einen ungültigen Befehl an und ist in einem speziellen Zustand; demgemäß gibt der Prozessor ein Ausnahmesignal aus.
Wie in 8 gezeigt, kann der erste Paritätszustand ein ungerader Paritätszustand sein und der zweite Paritätszustand kann ein gerader Paritätszustand sein. Demgemäß, wenn zwei 16-Bit-Befehle in einem 32-Bit-Wort beinhaltet sind, ist das 31ste Bit ein logischer Wert, der zu der XNOR-Operation der entsprechenden 15 Bit des 32-Bit-Wortes führt, d. h., einem 16-Bit-Wort vom 30sten Bit zum 16ten Bit in dem 32-Bit-Wort, so dass die Bits vom 31sten Bit zum 16ten Bit einen ungeraden Paritätszustand bilden. Zusätzlich ist das 15te Bit ein logischer Wert der zu der XNOR-Operation mit den entsprechenden 15 Bit des 32-Bit-Wortes führt, d. h., einem weiteren 16-Bit-Wort vom 14ten bis zum 0ten Bit in dem 32-Bit-Wort, so dass die Bits vom 15ten Bit zum 0ten Bit auch einen ungeraden Paritätszustand bilden. Demgemäß werden zwei 16-Bit-Wörter jeweils in einen ersten Paritätszustand (ungeraden Paritätszustand) gesetzt.
Jeder 32-Bit-Betriebsartbefehl hat zwei Paritätsbits. Nämlich, wenn ein 30-Bit-Befehl in einem 32-Bit-Wort beinhaltet ist, ist das 31ste Bit ein logischer Wert der zur XOR-Operation mit den entsprechenden 15 Bits des 32-Bit-Wortes führt, d. h., vom 30sten Bit zum 16ten Bit in dem 32-Bit-Wort, so dass die Bits vom 31sten Bit zum 16ten Bit einen geraden Paritätszustand bilden. Zusätzlich ist das 15te Bit ein logischer Wert der zur XOR-Operation der entsprechenden 15 Bits des 32-Bit-Wortes führt, d. h., vom 14ten Bit zum 0ten Bit in dem 32-Bit-Wort, so dass die Bits vom 15ten zum 0ten Bit auch einen geraden Paritätszustand bilden. Demgemäß wird in jedem 32-Bit-Betriebsartbefehl jedes 16-Bit-Wort von der entsprechenden Parität in einen zweiten Paritätszustand (gerader Paritätszustand) gesetzt.
In einer weiteren Ausführungsform wird angenommen, dass der spezifische Paritätszustand eines 32-Bit-Wortes, das einen Befehl darstellt, ungerade Parität ist, nämlich WP = O (ungerade Parität). An dieser Stelle in dem 32-Bit-Wort ist das Paritätsüberprüfungssignal UHP der Bits vom 31sten Bit zum 16ten Bit entgegengesetzt zu dem Paritätsüberprüfungssignal LHP der Bits vom 15ten Bit zum 0ten Bit, weil ein gewöhnlicher Befehl gerade Parität ist. In einem gewöhnlichen Befehl ist die UHP in einem ersten Paritätszustand während die LHP in einem zweiten Paritätszustand ist. Das heißt, für einen gewöhnlichen Befehl (WP = O), wenn der erste Paritätszustand als gerade Parität E gesetzt ist, d. h., UHP = E, wird angezeigt, dass das 32-Bit-Wort zwei 15-Bit-Befehle beinhaltet. Zusätzlich wird für einen gewöhnlichen Befehl (WP = O), wenn der erste Paritätszustand als ungerade Parität O gesetzt ist, d. h., UHP = O, angezeigt, dass das 32-Bit-Wort einen 30-Bit-Befehl beinhaltet. Als solche wird eine entsprechende Paritätsnachschlagetabelle in 9 gezeigt.
10 zeigt eine weitere Paritätsnachschlagetabelle. Wie gezeigt, wird für einen gewöhnlichen Befehl (WP = O), wenn der erste Paritätszustand ungerade Parität O ist, d. h., UHP = O, angezeigt, dass das 32-Bit-Wort zwei 15-Bit-Befehle beinhaltet. Zusätzlich wird für einen gewöhnlichen Befehl (WP = O), wenn UHP = E, angezeigt, dass das 32-Bit-Wort einen 30-Bit-Befehl beinhaltet.
Im Hinblick auf das Vorhergehende, weiß man, dass der erfindungsgemäße Prozessor kein Anhalten wegen des Springen zum letzten halben Abschnitt eines 32-Bit-Befehls verursacht, wenn er einen Verzweigungs- oder Sprungbefehl ausführt. Im Falle des Springens zum letzten halben Abschnitt wird ein Ausnahmesignal wie in dem beschriebenen Zustand (4) gesendet. Deswegen ist die Sprungadresse nicht auf eine Wortgrenze oder eine 32-Bit-Grenze beschränkt. Gleichermaßen sind die Rückgabeadressen für Verzweige-und-Verbinde- und Sprung-und-Verbinde-Befehle nicht auf die Wortgrenze und 32-Bit-Grenze beschränkt. Dieses erhöht nicht nur die Kodedichte sondern auch die Annehmlichkeiten beim Verwenden. Zusätzlich gibt der Prozessor das Ausnahmesignal aus, wenn er zu einer falschen Stelle beim Durchführen eines Verzweigungs- oder Sprungbefehls springt, oder er erzeugt eine falsche Sprungadresse wegen Hardwareproblemen oder äußerer Beeinflussung, um von dem Betriebssystem so verarbeitet zu werden, damit das gesamte System vom Anhalten oder Erzeugen unvorhergesehener Fehler bewahrt wird. Dadurch wird die Systemstabilität erhöht und eine Fehlertoleranz wird erreicht.
Obwohl die vorliegende Erfindung in Bezug auf ihre bevorzugten Ausführungsformen erklärt wurde, können selbstverständlich viele weitere mögliche Änderungen und Abwandlungen gemacht werden, ohne von der nachstehend beanspruchten Erfindung abzuweichen.

Claims

Ein Prozessor, der zur Umschaltung von Befehlsbetriebsarten eine Paritätsüberprüfung verwendet, der dazu eingerichtet ist N-Bit- und 2N-Bit-Betriebsartbefehle entsprechend in N-Bit- und 2N-Bit-Betriebsarten auszuführen, wobei der N-Bit-Betriebsartbefehl ein N-Bit-Wort enthält, der 2N-Bit-Betriebsartbefehl 2N-Bit-Worte enthält, wobei jedes N-Bit-Wort P-Bit-Paritäts- und (N-P)-Bit-Befehlskode beinhaltet, wobei P eine gerade Zahl größer als oder gleich 1 ist, wobei die Parität jedes N-Bit-Betriebsartbefehls verwendet wird, um das entsprechende N-Bit-Wort in einen ersten Paritätszustand zu setzen und die Parität jedes N-Bit-Wortes jedes 2N-Bit-Betriebsartbefehls verwendet wird, um das entsprechende N-Bit-Wort in einen zweiten Paritätszustand zu setzen, wobei der Prozessor umfasst: eine Befehls-Eingabe-Vorrichtung, welche einen Speicher mit einer Breite von 2N-Bit zur Speicherung einer Vielzahl von 2N-Bit-Worten beinhaltet, die Befehle darstellen; eine Befehls-Abruf-Vorrichtung, die ein 2N-Bit-Wort von der Befehls-Eingabe-Vorrichtung abruft; und eine Betriebsart-Schalt-Logik, welche bestimmt, ob das von der Befehls-Abruf-Vorrichtung abgerufene 2N-Bit-Wort zwei (N-P)-Bit-Befehle oder ein 2(N-P)-Bit-Befehl ist, und demgemäß den Prozessor umschaltet in einer entsprechenden N-Bit- oder 2N-Bit-Betriebsart zu sein, wobei, wenn das abgerufene 2N-Bit-Wort gerade Parität ist, das 2N-Bit-Wort als zwei (N-P)-Bit-Befehle bestimmt wird, wenn zwei in dem 2N-Bit-Wort beinhaltete N-Bit-Worte in dem ersten Paritätszustand sind und als ein 2(N-P)-Bit-Befehl bestimmt wird, wenn die zwei N-Bit-Worte in dem zweiten Paritätszustand sind.
Der Prozessor gemäß Anspruch 1, wobei der erste Paritätszustand gerade Parität und der zweite Paritätszustand ungerade Parität ist.
Der Prozessor gemäß Anspruch 1, wobei N=16 und P=1.
Ein Verfahren, das zur Umschaltung von Befehlsbetriebsarten in einem Prozessor eine Paritätsüberprüfung verwendet, wobei der Prozessor in N-Bit- und 2N-Bit-Betriebsarten ausführbar ist, wobei der Prozessor einen Befehlssatz zur Bereitstellung von N-Bit, 2N-Bit-Betriebsartbefehlen aufweist, wobei der N-Bit-Betriebsartbefehl ein N-Bit-Wort enthält und der 2N-Bit-Betriebsartbefehl zwei N-Bit- Worte enthält, wobei jedes N-Bit-Wort P-Bit-Paritäts- und (N-P)-Bit-Befehls-Kode beinhaltet, wobei P eine ganze Zahl größer als oder gleich 1 ist, wobei die Parität jedes N-Bit-Betriebsartbefehls verwendet wird, um das entsprechende N-Bit-Wort in einen ersten Paritätszustand zu setzen und die Parität jedes N-Bit-Wortes jedes 2N-Bit-Betriebsartbefehls verwendet wird, um das entsprechende N-Bit-Wort in einen zweiten Paritätszustand zu setzen, wobei das Verfahren umfasst: Abrufen eines 2N-Bit-Wortes, das einen Befehl darstellt; wenn das 2N-Bit-Wort in einem geraden Paritätszustand ist, Bestimmen, dass das 2N-Bit-Wort zwei (N-P)-Bit-Befehle sind, wenn beide in dem 2N-Bit-Wort beinhalteten N-Bit-Worte in dem ersten Paritätszustand sind, und demgemäß Umschalten des Prozessors in die N-Bit-Betriebsart; und wenn das 2N-Bit-Wort in einem geraden Paritätszustand ist, Bestimmen, dass das 2N-Bit-Wort ein 2(N-P)-Bit-Befehl ist, wenn beide in dem 2N-Bit-Wort beinhalteten N-Bit-Worte in dem zweiten Paritätszustand sind, und demgemäß Umschalten des Prozessors in die 2N-Bit-Betriebsart.
Das Verfahren gemäß Anspruch 4, wobei der erste Paritätszustand gerade Parität ist und der zweite Paritätszustand ungerade Parität ist.
Das Verfahren gemäß Anspruch 4, wobei N=16 und P=1.
Ein Prozessor, der zur Umschaltung von Befehlsbetriebsarten eine Paritätsüberprüfung verwendet, welcher N-Bit- und 2N-Bit-Betriebsartbefehle entsprechend in N-Bit- und 2N-Bit-Betriebsarten auszuführen kann, wobei der N-Bit-Betriebsartbefehl ein N-Bit-Wort enthält, der 2N-Bit-Betriebsartbefehl zwei N-Bit-Worte enthält, wobei jedes N-Bit-Wort P-Bit-Paritäts- und (N-P)-Bit-Befehlskode beinhaltet, wobei P eine gerade Zahl größer als oder gleich 1 ist, wobei die Parität jedes halben oberen N-Bit-Betriebsartbefehls verwendet wird, um das entsprechende N-Bit-Wort in einen ersten Paritätszustand zu setzen, wobei die Parität jedes halben unteren N-Bit-Wortes verwendet wird, um das entsprechende N-Bit-Wort in einen zweiten Paritätszustand zu setzen und jeder 2N-Bit-Betriebsartbefehl in den zweiten Paritätszustand gesetzt wird, wobei der Prozessor umfasst: eine Befehls-Eingabe-Vorrichtung, welche einen Speicher mit einer Breite von 2N-Bit zur Speicherung einer Vielzahl von 2N-Bit-Worten beinhaltet, die Befehle darstellen; eine Befehls-Abruf-Vorrichtung, die ein 2N-Bit-Wort von der Befehls-Eingabe-Vorrichtung abruft; und eine Betriebsart-Schalt-Logik, welche bestimmt, ob das von der Befehls-Abruf-Vorrichtung abgerufene 2N-Bit-Wort zwei (N-P)-Bit-Befehle oder ein 2(N-P)-Bit-Befehl ist, und demgemäß den Prozessor umschaltet in einer entsprechenden N-Bit- oder 2N-Bit-Betriebsart zu sein, wobei, wenn das abgerufene 2N-Bit-Wort ungerade Parität ist, das 2N-Bit-Wort als zwei (N-P)-Bit-Befehle bestimmt wird, wenn das in dem 2N-bit beinhaltete halbe obere N-Bit-Wort, in dem ersten Paritätszustand ist und als ein 2(N-P)-Bit-Befehl bestimmt wird, wenn das halbe obere N-Bit-Wort in dem zweiten Paritätszustand ist.
Der Prozessor gemäß Anspruch 7, wobei der erste Paritätszustand gerade Parität ist und der zweite Paritätszustand ungerade Parität ist.
Der Prozessor gemäß Anspruch 7, wobei N=16 und P=1.
Ein Verfahren, das zur Umschaltung von Befehlsbetriebsarten in einem Prozessor eine Paritätsüberprüfung verwendet, wobei der Prozessor N-Bit- und 2N-Bit-Betriebsartbefehle entsprechend in N-Bit- und 2N-Bit-Betriebsarten ausführt, wobei der N-Bit-Betriebsartbefehl ein N-Bit-Wort enthält, wobei der 2N-Bit-Betriebsartbefehl ein halbes oberes N-Bit-Wort und ein halbes unteres N-Bit-Wort enthält, wobei jedes N-Bit-Wort P-Bit-Paritäts- und (N-P)-Bit-Befehls-Kode beinhaltet, wobei P eine ganze Zahl größer als oder gleich 1 ist, wobei die Parität jedes halben oberen N-Bit-Betriebsartbefehls verwendet wird, um das entsprechende N-Bit-Wort in einen ersten Paritätszustand zu setzen, wobei die Parität jedes halben unteren N-Bit-Betriebsartbefehls verwendet wird, um das entsprechende N-Bit-Wort in einen zweiten Paritätszustand zu setzen und jeder 2N-Bit-Betriebsartbefehl in einen zweiten Paritätszustand gesetzt wird, wobei das Verfahren umfasst: Abrufen eines 2N-Bit-Wortes, das einen Befehl darstellt; wenn das 2N-Bit-Wort gerade Parität ist, Bestimmen, dass das 2N-Bit-Wort zwei (N-P)-Bit-Befehle sind, wenn das in dem 2N-Bit-Wort beinhaltete halbe obere N-Bit-Wort in dem ersten Paritätszustand ist, und demgemäß Umschalten des Prozessors in die N-Bit-Betriebsart; und wenn das 2N-Bit-Wort in ungerader Parität ist, Bestimmen, dass das 2N-Bit-Wort ein 2(N-P)-Bit-Befehl ist, wenn das in dem 2N-Bit-Wort beinhaltete halbe obere N-Bit-Wort in dem zweiten Paritätszustand ist, und demgemäß Umschalten des Prozessors in die 2N-Bit-Betriebsart.
Der Prozessor gemäß Anspruch 10, wobei der erste Paritätszustand gerade Parität ist und der zweite Paritätszustand ungerade Parität ist.
Der Prozessor gemäß Anspruch 10, wobei N=16 und P=1.
Ein Prozessor, der zur Umschaltung von Befehlsbetriebsamen eine Paritätsüberprüfung verwendet, der dazu eingerichtet ist N-Bit- und 2N-Bit-Betriebsartbefehle entsprechend in N-Bit- und 2N-Bit-Betriebsarten auszuführen, wobei der N-Bit-Betriebsartbefehl ein N-Bit-Wort enthält, wobei der 2N-Bit-Betriebsartbefehl ein halbes oberes N-Bit-Wort und ein halbes unteres N-Bit-Wort enthält, wobei jedes N-Bit-Wort P-Bit-Paritäts- und (N-P)-Bit-Befehlskode beinhaltet, wobei P eine gerade Zahl größer als oder gleich 1 ist, wobei die Parität jedes halben oberen N-Bit-Betriebsartbefehls verwendet wird, um das entsprechende N-Bit-Wort in einen zweiten Paritätszustand zu setzen, wobei die Parität jedes halben unteren N-Bit-Betriebsartbefehls verwendet wird, um das entsprechende N-Bit-Wort in einen ersten Paritätszustand zu setzen und jeder 2N-Bit-Betriebsartbefehl in einen zweiten Paritätszustand gesetzt wird, wobei der Prozessor umfasst: eine Befehls-Eingabe-Vorrichtung, welche einen Speicher mit einer Breite von 2N-Bit zur Speicherung einer Vielzahl von 2N-Bit-Worten beinhaltet, die Befehle darstellen; eine Befehls-Abruf-Vorrichtung, die ein 2N-Bit-Wort von der Befehls-Eingabe-Vorrichtung abruft; und eine Betriebsart-Schalt-Logik, welche bestimmt, ob das von der Befehls-Abruf-Vorrichtung abgerufene 2N-Bit-Wort zwei (N-P)-Bit-Befehle oder ein 2(N-P)-Bit-Befehl ist, und demgemäß den Prozessor umschaltet in einer entsprechenden N-Bit- oder 2N-Bit-Betriebsart zu sein, wobei, wenn das abgerufene 2N-Bit-Wort ungerade Parität ist, das 2N-Bit-Wort als zwei (N-P)-Bit-Befehle bestimmt wird, wenn das halbe obere in dem 2N-Bit-Wort beinhaltete N-Bit-Wort in dem zweiten Paritätszustand ist und als ein 2(N-P)-Bit-Befehl bestimmt wird, wenn das halbe obere N-Bit-Wort in dem ersten Paritätszustand ist.
Der Prozessor gemäß Anspruch 13, wobei der erste Paritätszustand gerade Parität und der zweite Paritätszustand ungerade Parität ist.
Der Prozessor gemäß Anspruch 13, wobei N=16 und P=1.
Ein Verfahren, das zur Umschaltung von Befehlsbetriebsarten in einem Prozessor eine Paritätsüberprüfung verwendet, wobei der Prozessor N-Bit- und 2N-Bit-Betriebsartbefehle entsprechend in N-Bit- und 2N-Bit-Betriebsarten ausführt, wobei der N-Bit-Betriebsartbefehl ein N-Bit-Wort enthält, der 2N-Bit-Betriebsartbefehl ein halbes oberes N-Bit-Wort und ein halbes unteres N-Bit-Wort enthält, wobei jedes N-Bit-Wort P-Bit-Paritäts- und (N-P)-Bit-Befehlskode beinhaltet, wobei P eine gerade Zahl größer als oder gleich 1 ist, wobei die Parität jedes halben oberen N-Bit-Betriebsartbefehls verwendet wird, um das entsprechende N-Bit-Wort in einen zweiten Paritätszustand zu setzen, wobei die Parität jedes halben unteren N-Bit-Betriebsartbefehls verwendet wird, um das entsprechende N-Bit-Wort in einen ersten Paritätszustand zu setzen und jeder 2N-Bit-Betriebsartbefehl in einen zweiten Paritätszustand gesetzt wird, wobei der Prozessor umfasst: Abrufen eines 2N-Bit-Wortes, das einen Befehl darstellt; wenn das 2N-Bit-Wort ungerade Parität ist, Bestimmen, dass das 2N-Bit-Wort zwei (N-P)-Bit-Befehle sind, wenn das in dem 2N-Bit-Wort beinhaltete halbe obere N-Bit-Wort in dem zweiten Paritätszustand ist, und demgemäß Umschalten des Prozessors in die N-Bit-Betriebsart; und wenn das 2N-Bit-Wort ungerade Parität ist, Bestimmen, dass das 2N-Bit-Wort ein 2(N-P)-Bit-Befehl ist, wenn das in dem 2N-Bit-Wort beinhaltete halbe obere N-Bit-Wort in dem ersten Paritätszustand ist, und demgemäß Umschalten des Prozessors in die 2N-Bit-Betriebsart.
Der Prozessor gemäß Anspruch 16, wobei der erste Paritätszustand gerade Parität und der zweite Paritätszustand ungerade Parität ist.
Der Prozessor gemäß Anspruch 16, wobei N=16 und P=1.