DE69833008T2 - Prozessor mit instruktionskodierung mittels eines schablonenfeldes - Google Patents

Prozessor mit instruktionskodierung mittels eines schablonenfeldes Download PDF

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    • G06F9/3853Instruction issuing, e.g. dynamic instruction scheduling, out of order instruction execution of compound instructions

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft allgemein das Gebiet der Prozessorarchitektur. Insbesondere betrifft sie ein Befehlscodierverfahren und eine Einrichtung zum Erhöhen der Prozessoroperationseffizienz.
  • Hintergrund der Erfindung
  • Auf dem Gebiet der Hochgeschwindigkeitscomputerprozessoren hat es verschiedene Lösungen für das Problem gegeben, wie Befehle am besten zu codieren sind. Schon frühzeitig verwendeten von der Intel® Corporation hergestellte Prozessoren eine Codierung variabler Länge (variable length and encoding), bei der unterschiedliche Befehle mit unterschiedlichen Bitlängen codiert wurden. Während diese Methode breite Akzeptanz in der Computerindustrie fand, wurde das Intel Architektur(iA)-Codierverfahren von Computern mit reduziertem Befehlssatz (RISC) verbessert.
  • In einem RISC-Computer werden alle Felder gleich codiert, wobei jeder Befehl eine feste Länge hat, z. B. 32 Bits. Die feste 32-Bit-Länge der Befehlsfelder sorgt für genügend Bitpositionen oder „Platz" zum Codieren von Befehlen, die drei Operanden verwenden und wobei jeder Operand eine 5-Bit-Registerkennung bzw. Registeridentifizierung enthält. Daher bietet die RISC-Methode genügend Platz zum Codieren von Op-Code-Bits, Immediate- bzw. Direkt-Werten, Offsets usw.
  • In jüngster Zeit hat sich in der Computerindustrie ein Bedarf an Parallelverarbeitungsmaschinen entwickelt, die die Möglichkeit haben, eine große Anzahl von Befehlen in einem einzigen Maschinenzyklus zu verarbeiten. Diese Maschinen, die üblicherweise als Computerprozessoren mit sehr langen Befehlswörtern (very long instruction word – VLIW) oder Breitwort(wide word)-Computerprozessoren bezeichnet werden, können mehrere Befehle gleichzeitig verarbeiten. Beispielsweise ist in dem US-Patent Nr. 4 833 599 ein VLIW-Multiprozessor be schrieben, der in jedem Taktzyklus 1024 Befehlsbits bearbeiten kann. Ein Problem, das bei VLIW- oder Breitwort-Maschinen auftritt, ist die Frage, wie Befehle zu codieren sind, die große Registerdateien, d. h. 128 Register adressieren. Eine von Hewlett-Packard®, Co. in deren Original-Breitwort-Designs eingeführte Lösung bestand darin, Befehle in einem einzelnen 128-Bit-Eintrag zu gruppieren, welcher drei 42-Bit-Befehle enthielt (wobei zwei Bits übrig bleiben). Jeder der drei Befehle des 128-Bit-Eintrags war dadurch beschränkt, daß er von einem bestimmten Typ sein mußte. Das heißt, der erste Befehl war darauf beschränkt, daß er ein Speichertypbefehl sein mußte, der zweite Befehl mußte vom Integertyp sein und der dritte Befehl war darauf beschränkt, vom Gleitkommabefehlstyp zu sein.
  • Ein grundlegendes Problem von diesem festen 128-Bit-Breitwortformat ist, daß es den Code erweitert und zur Ineffizienz beim Packen der Befehlsbytes führt. Beispielsweise kann ein LADE-Befehl nur ein oder zwei Bytes lang sein, trotzdem würden im Breitwort-Format gemäß dem Stand der Technik zwangsläufig 42 Bits vorgesehen. Die Ineffizienz ist noch größer in Befehlssequenzen, bei denen nur ein oder zwei Befehle in jedem der aufeinander folgenden 128-Bit-Befehlseinträge verwendet werden.
  • Mit Superskalarprozessoren vertraute Personen werden ferner erkennen, daß RISC-Maschinen auch Schwierigkeiten haben, wenn sie versuchen, eine große Anzahl von Befehlen gleichzeitig zu verarbeiten. Beispielsweise benötigt ein RISC-Prozessor, der konzipiert ist, um viele Befehle parallel auszuführen, eine große Anzahl von Mulitplexern und eine zugehörige Verdrahtung, um die verschiedenen Befehle zu den entsprechenden Funktionseinheiten weiterzuleiten. Dies setzt der Anzahl von Befehlen, die gleichzeitig verarbeiten werden können, praktische Grenzen.
  • Daher wird ein Prozessor benötigt, der die Verschwendung und Ineffizienz verringert, die mit früheren Codierverfahren und -einrichtungen verbunden sind.
  • In der europäischen Patentanmeldung Nr. EP-A2-0652510 (Intergraph Corp) mit dem Titel „Software scheduled superscaler computer architecture" ist ein Rechensystem beschrieben, in dem Gruppen aus einzelnen Befehlen von Verarbeitungspipelines parallel ausgeführt werden können, und Befehle, die von den verschiedenen Pipelines parallel auszuführen sind, an die Pipelines gleichzeitig geliefert werden.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, einen Prozessor zur Verfügung zu stellen, der eine Mehrzahl von sequentiellen Befehlen mit einer hocheffizienten Codierung der Befehle gleichzeitig ausführen kann.
  • ZUSAMMENFASSENDE DARSTELLUNG DER ERFINDUNG
  • Es wird ein Prozessor beschrieben, der ein Template-Feld zum Codieren eines Satzes von besonders nützlichen Befehlssequenzen in einem Langbefehlswortformat verwendet, wie es in den beigefügten Ansprüchen angegeben ist. Bei einem Ausführungsbeispiel weist der Prozessor eine Registerdatei mit 128 Registern auf. Der Befehlssatz des Prozessors enthält Befehle, die die 128 Register adressieren, wobei jeder Befehl von einem von einer Mehrzahl von Befehlstypen ist. Die Ausführungseinheiten des Prozessors sind in ähnlicher Weise in verschiedene Typen eingeteilt, wobei jeder Befehlstyp auf einem oder mehreren Typen von Ausführungseinheiten ausgeführt werden kann.
  • Befehle werden in 128 Bit große und ausgerichtete Container eingruppiert, die Bündel bzw. Bundles genannt werden. Jedes Bündel enthält einen ersten, zweiten und dritten Befehls-Slot und ein Template-Feld, das das Mapping bzw. die Zuordnung der Befehls-Slots zu den Ausführungseinheitstypen spezifiziert. Dieses verbesserte Befehlscodierschema ermöglicht eine größere Flexibilität und eine größere Effizienz im Vergleich zu bekannten Methoden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird anhand der folgenden detaillierten Beschreibung und der zugehörigen Zeichnungen besser verstanden werden, die jedoch nicht zur Beschränkung der Erfindung auf die dargestellten speziellen Ausführungsbei spiele dienen sollen, sondern statt dessen lediglich der Erläuterung und dem Verständnis dienen.
  • 1 zeigt ein Architekturregistermodell gemäß einem Ausführungsbeispiel des erfindungsgemäßen Prozessors.
  • 2 zeigt die Beziehung zwischen den Befehlstypen und den Ausführungseinheitstypen für ein Ausführungsbeispiel der vorliegenden Erfindung.
  • 3 zeigt ein Diagramm, das ein Bündelformat zur Befehlscodierung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt.
  • 4 zeigt ein Template-Feld, das ein Befehls-Slot-Mapping für ein Ausführungsbeispiel der vorliegenden Erfindung codiert.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung betrifft einen Prozessor mit einer Befehlscodierung, die ein Template-Feld verwendet. In der vorliegenden Beschreibung sind zahlreiche spezielle Details angegeben, beispielsweise Registerdateimodelle, Bitlängen, spezielle Codierungen usw., um ein besseres Verständnis der vorliegenden Erfindung zu ermöglichen. Praktikern mit Durchschnittsfähigkeiten im Bereich der Datenverarbeitung werden verstehen, daß die Erfindung ohne diese speziellen Details ausgeführt werden kann. In anderen Fällen sind bekannte Signale, Komponenten und Schaltungen nicht im Detail beschrieben, um die Erfindung nicht zu verdecken.
  • 1 zeigt das bei einem Ausführungsbeispiel des erfindungsgemäßen Prozessors verwendete Architekturregistermodel. Personen mit durchschnittlichen Fähigkeiten auf dem Gebiet des Prozessordesigns wissen, daß der Architekturzustand eines Prozessors aus dem Inhalt der Register und des Speichers des Prozessors besteht. Die Ergebnisse der Befehlsausführung werden gemäß einer Menge von in dem Prozessor enthaltenen Regeln sichtbar, die die Ausführungsfolgesteuerung leiten. Wie dargestellt ist, enthält das Architekturregistermodell 10 eine Mehrzweckregisterdatei 12, welche eine zentrale Ressource für alle Integer- und Multimedia-Berechnungen darstellt. Die all gemeinen Register sind ein Satz von 128 (64-Bit-)Registern, die gr0 bis gr127 numeriert sind und allen Programmen und allen privilegierten Ebenen zur Verfügung stehen.
  • Das Anwendungsregistermodell 10 enthält auch einen Gleitkommaregistersatz 14, der für alle Gleit-Berechnungen verwendet wird. Die Gleitkommaregister sind fr0 bis fr127 numeriert und enthalten bei einer Ausführungsform des erfindungsgemäßen Prozessors in ähnlicher Weise einen Satz von 128 (82-Bit-)Registern. In 1 sind ebenfalls Prädikatregister 15 gezeigt, die pro bis pr63 numeriert sind. Die Prädikatregister 15 bestehen aus zur Vorhersage und zur Verzweigung verwendeten 1-Bit-Registern. Sie werden zum Halten der Ergebnisse von Vergleichsbefehlen verwendet und werden üblicherweise für die bedingte Ausführung von Befehlen verwendet.
  • Die Branch-(bzw. Verzweigungs-)Registerdatei 17 wird zum Führen von Verzweigungsinformationen verwendet. Beispielsweise sind die Verzweigungsregister br0 bis br7 64-Bit-Register, die zum Spezifizieren der Verzweigungszieladressen für indirekte Verzweigungen verwendet werden können.
  • In 1 ist ferner ein Befehlszeiger 18 dargestellt, der die Adresse des „Bündels" führt, welches den aktuell ausgeführten Befehl enthält. Wie in Kürze detailliert beschrieben wird, bezeichnet der Begriff „Bündel" drei Befehle und ein Template-Feld, die zusammen in ein 128 Bit großes Feld gruppiert sind.
  • Schließlich enthält das Registermodell 10 ferner eine Anwendungsregisterdatei 19, die Spezialdatenregister und Steuerregister für für Anwendungen sichtbare Prozessorfunktionen enthält. Üblicherweise wird auf diese Register von Anwendungssoftware zugegriffen. Es sollte klar sein, daß das in 1 dargestellte Registermodell andere Registertypen enthalten kann, die vielfältige Prozessormerkmale implementieren. Die Liste der in dem erfindungsgemäßen Prozessor verfügbaren Register wird nicht als wesentlich für ein Verständnis der hier beschriebenen neuen Konzepte betrachtet.
  • Es wird nun auf 2 Bezug genommen, in der eine Tabelle 20 dargestellt ist, die die Befehlstypen und die Aus führungseinheitstypen zur Ausführung von Befehlen für ein Ausführungsbeispiel der vorliegenden Erfindung zeigt. Jeder Befehl ist einem von sechs verschiedenen Typen zugeordnet. Die sechs verschiedenen Befehlstypen umfassen Integer-Arithmetik-Logik-Einheit(ALU)-Befehle, Nicht-ALU-Integer-Befehle, Speicherbefehle, Gleitkommabefehle, Branch-Befehle und Long-Immediate-Befehle bzw. lange Direktbefehle. Der Befehlseinheitstyp, auf dem jeder dieser verschiedenen Befehlstypen ausgeführt werden kann, ist in der rechtesten Spalte der Tabelle 20 gezeigt. Diese verschiedenen Ausführungseinheitstypen umfassen die Integer-Ausführungseinheit (I-Einheit), die Speicherausführungseinheit (M-Einheit), die Gleitkommaausführungseinheit (F-Einheit) und die Branch-Ausführungseinheit (B-Einheit).
  • 3 zeigt, wie Befehle in dem erfindungsgemäßen Prozessor codiert werden. 3 zeigt ein 128-Bit ausgerichtete 16 Bytes)-Bündel 30, das drei 41-Bit-Befehls-Slots, ein 4-Bit-Template-Feld und ein Stop-Bit (S-Bit) enthält. Das in 3 gezeigte Format des Bündels 30 zeigt, daß das Stop-Bit die Bitposition 0 einnimmt, das Template-Feld die Bitpositionen 1–4 einnimmt und die Befehls-Slots 0, 1 und 2 die Bitpositionen 5–45, 46–86 bzw. 87–127 einnehmen.
  • Gemäß dem in 3 gezeigten Befehlsformat haben alle Befehle in dem Befehlssatz des Prozessors eine Länge von 41 Bits. Das 4-Bit-Template-Feld erlaubt das Codieren vielfältiger Befehlssequenzen mit verschiedenen Befehlstypen. Mit anderen Worten das Template-Feld spezifiziert das Mapping bzw. die Zuordnung der Befehls-Slots zu den Ausführungseinheitstypen. Das Template-Feld spezifiziert ferner Befehlsgruppengrenzen in einem Bündel. Eine Befehlsgruppe ist ein Satz von statisch zusammenhängenden Befehlen, die gleichzeitig ausgeführt werden können. Beispielsweise hat eine Befehlsgruppe keine Readafter-Write(Lesen-nach-Schreiben bzw. Prüflesen)- oder Writeafter-Write (Schreiben- nach -Schreiben)-Registerabhängigkeiten untereinander. Eine Befehlsgruppe enthält wenigstens einen Befehl und es gibt keine architektonischen Beschränkungen für die maximale Anzahl von Befehlen. Praktiker auf dem Gebiet werden daher erkennen, daß Befehlsgruppengrenzen keine feste Beziehung zu Bündelgrenzen haben; sie werden einfach statisch von dem Template-Feld und dem S-Bit angezeigt.
  • Das S-Bit spezifiziert, ob nach dem letzten Befehl (d. h. Slot 2) des aktuellen Bündels eine Befehlsgruppengrenze auftritt. Wenn beispielsweise in einer aktuellen Implementierung das S-Bit auf „0" gesetzt ist, verläuft die aktuelle Befehlsgruppe weiter bis in den ersten Befehl (d. h. Slot 0) des statischen nächsten sequentiellen Bündels. Das heißt, es gibt keine Befehlsgruppengrenze nach dem letzten Befehl in dem Bündel. Umgekehrt bedeutet das Setzen des S-Bits auf „1", daß eine Befehlsgruppengrenze nach dem letzten Befehl in dem Bündel auftritt.
  • Es wird nun auf 4 Bezug genommen. Dort ist die Template-Feld-Codierung und die Befehls-Slot-Zuordnung für ein Ausführungsbeispiel des erfindungsgemäßen Prozessors dargestellt. Wie oben beschrieben spezifiziert das Template-Feld zwei Eigenschaften: Befehlsgruppengrenzen in einem Bündel und die Zuordnung der Befehls-Slots zu Ausführungseinheitstypen. Wichtig ist zu beachten, daß nicht alle Kombinationen dieser beiden Eigenschaften erlaubt sind. Die Kombinationen, die in dem aktuellen Ausführungsbeispiel definiert sind, sind in der Tabelle 40 von 4 dargestellt. Mit der Computertechnik vertraute Praktiker werden erkennen, daß die Tabelle 40 eine Befehlscodierung für die üblichsten Befehlssequenzen bietet, die üblicherweise in modernen Computerprogrammen zu finden sind.
  • Die drei rechten Spalten der Tabelle 40 entsprechen den drei Befehls-Slots in einem Bündel. In jeder Spalte der drei rechten Spalten ist der Ausführungseinheitstyp aufgeführt, der von dem Befehls-Slot gesteuert wird. Beispielsweise spezifiziert Template 6, daß der Befehl im Slot 0 von der Speicherausführungseinheit ausgeführt wird, der Befehl im Slot 1 von der Gleitkommaausführungseinheit ausgeführt wird und der Befehl in Slot 2 von der Integer-Ausführungseinheit des Prozessors ausgeführt wird.
  • Man beachte, daß die Tabelle 40 die Doppellinien 42 und 43 enthält, die zwei Befehls-Slots trennen, die den Template 1 bzw. dem Template 5 zugeordnet sind. Die Doppellinie 42 trennt Slot 1 und Slot 2 für das Template 1, wohingegen die Doppellinie 43 Slot 0 und Slot 1 im Template 5 trennt. Diese Doppellinien zeigen an, daß an diesem Punkt eine Befehlsgruppengrenze vorliegt. Grundsätzlich funktionieren die Doppellinien als Stop-Bit zwischen zwei benachbarten Befehlen. Das bedeutet, daß beispielsweise in dem Fall von Template 5 der Slot-0-Befehl von dem Slot-1-Befehl abhängen darf. Indem das Template-Feld so codiert wird, daß es Stoppunkte zwischen zwei Befehlen in einem Bündel definiert, kann der Compiler der Hardware anzeigen, wo in dem Code Abhängigkeiten vorliegen. Fachleute auf dem Gebiet der Computerarchitektur werden erkennen, daß die Möglichkeit zur Spezifikation von Befehlsgruppengrenzen in einem Bündel (über die Template-Felder 1 und 5) – zusätzlich zur Definition von Befehlsgruppengrenzen zwischen Bündeln (über das S-Bit) – eine extrem wertvolle Prozessorfunktion darstellt.
  • Innerhalb eines Bündels verläuft die Ausführungsreihenfolge von Slot 0 zu Slot 2. Wenn das S-Bit 0 ist, erstreckt sich die den letzten Befehl (Slot 2) des aktuellen Bündels enthaltende Befehlsgruppe bis in den ersten Befehl (Slot 0) des statisch nächsten sequentiellen Bündels. Auf der anderen Seite liegt eine Befehlsgruppengrenze nach dem letzten Befehl des aktuellen Bündels vor, wenn das S-Bit 1 ist. Es ist klar, daß die Verwendung des Stop-Bits einen großen Vorteil bei der Ausführung eines Codes bietet, der hochgradig sequentiell ist. Beispielsweise kann ein sequentieller Code, der eine LADE-Operation gefolgt von einer ADDIERE-Operation gefolgt von einer SPEICHERE-Operation enthält, einfach durch die Verwendung des S-Bits nach den drei Operationen sequentialisiert werden. In der Vergangenheit hätte ein vollständiger 128-Bit-Eintrag für jeden Befehl in der Sequenz verwendet werden müssen, obwohl die tatsächliche Codierung des Befehls ggf. nur ein oder zwei Bytes einnimmt.
  • Es sollte ferner klar sein, daß ein erfindungsgemäßes Programm aus einer Sequenz von Befehlen besteht, die in Bündeln gepackt sind und in Befehlsgruppen organisiert sind, die sta tisch von S-Bits begrenzt werden, wobei Templates S-Bits in einem Bündel spezifizieren. Die Befehlsgruppen und die Befehle in diesen sind wie folgt geordnet. Bündel sind von der niedrigsten zur höchsten Speicheradresse geordnet. Befehle in Bündeln mit niedrigeren Speicheradressen gelten als Befehlen in Bündeln mit höheren Speicheradressen vorangehend.
  • Die Byte-Reihenfolge der Bündel im Speicher ist Little-Endian. Das bedeutet, daß das Template-Feld und das S-Bit im Byte 0 des Bündels enthalten sind. In einem Bündel sind Befehle und Befehlsgruppen vom Befehls-Slot 0 zum Befehls-Slot 2 geordnet wie in 3 dargestellt.
  • Zusammen mit dem erfindungsgemäßen Prozessor kann ein gewöhnlicher Compiler verwendet werden. Selbstverständlich sollte er jedoch in der Lage sein, das oben beschriebene Befehlscodierschema zu nutzen. Allgemein gesagt sollte der Compiler so konzipiert sein, daß er die Template-Felder nutzt, um einen so kompakten Code wie möglich zu liefern.
  • Praktiker auf dem Fachgebiet werden erkennen, daß die in Tabelle 40 von 4 auftauchenden ungenutzten Template-Werte in dem dargestellten Ausführungsbeispiel reserviert sind. Diese ungenutzten Template-Werte erscheinen als leere Zeilen, die dem Template 3, A, D und F zugeordnet sind. Die leeren Templates sind zur Verwendung bei zukünftigen Erweiterungen der Prozessorarchitektur verfügbar. Die Angabe eines dieser ungenutzten Template-Werte in dem Prozessor verursacht einen Illegale-Operation-Fehler.
  • Man beachte ferner, daß für das Template 2 die Bezeichnung L-Einheit in der Spalte von Slot 1 einen Platzhalter für einen Long-Immediate-Befehlstyp (bzw. langen Direktbefehlstyp) darstellt. Außerdem ist die I-Einheit-Bezeichnung in der Spalte von Slot 2 des Template 2 dadurch beschränkt, daß nur Movl(Bewege-Langwort)-, Break(Unterbrechungs)- und Nop(keine-Operation)-Operationen in diesem speziellen Slot für ein Ausführungsbeispiel der vorliegenden Erfindung codiert werden können. Das Codieren anderer Befehle in diesen Slot verursacht einen Illegale-Operation-Fehler. Eine weitere Beschränkung besteht darin, daß das Codieren eines Movl-Befehls in einem an deren I-Einheits-Slot als demjenigen in Template 2 bei dem beschriebenen Ausführungsbeispiel einen Illegale-Operation-Fehler verursacht.

Claims (31)

  1. Ein Prozessor aufweisend: eine Registerdatei mit einer Mehrzahl von Registern; einen Befehlssatz mit Befehlen, welche die Register adressieren, wobei jeder Befehl von einem von einer Mehrzahl von Befehlstypen ist; eine Mehrzahl von Ausführungseinheiten, wobei jede Ausführungseinheit von einem von einer Mehrzahl von Typen ist, wobei jeder Befehlstyp von einer oder mehreren Ausführungseinheitstypen ausgeführt wird; und dadurch gekennzeichnet, daß die Befehle in Bündeln codiert sind, wobei jedes Bündel eine Mehrzahl von Befehlen und ein einziges Template-Feld aufweist, die zusammen in einem N-Bit-Feld gruppiert sind, wobei die Befehle in Befehls-Slots des N-Bit-Feldes angeordnet sind, das einzige Template-Feld ein Mapping der Befehls-Slots zu den Ausführungseinheitstypen spezifiziert, wobei das Mapping spezifiziert, daß jeder der Befehle, die in den Befehls-Slots gebündelt und angeordnet sind, von einer entsprechenden Ausführungseinheit ausgeführt wird, die durch den entsprechenden Ausführungseinheitstyp angezeigt wird.
  2. Der Prozessor nach Anspruch 1, wobei das Template-Feld ferner Befehlsgruppengrenzen in dem Bündel spezifiziert, wobei eine Befehlsgruppe einen Satz von statisch zusammenhängenden Befehlen umfaßt, die gleichzeitig ausgeführt werden.
  3. Der Prozessor nach Anspruch 2, wobei die Befehlstypen Integer-Arithmetik-Logik-Einheit-, Speicher-, Gleitkomma- und Branch-Befehle umfassen.
  4. Der Prozessor nach Anspruch 3, wobei die Befehlstypen ferner Nicht-Arithmetik-Logik-Einheit-Integer- und Long-Immediate-Befehle umfassen.
  5. Der Prozessor nach Anspruch 4, wobei die Ausführungseinheitstypen Integer-, Speicher-, Gleitkomma- und Branch-Ausführungs-Einheiten umfassen.
  6. Der Prozessor nach Anspruch 5, wobei das Template-Feld ein 4-Bit-Feld ist.
  7. Der Prozessor nach einem der Ansprüche 1, 2, 3, 4, 5 oder 6, wobei die Bündel einen ersten, zweiten und dritten Befehls-Slot aufweisen, wobei jedes Bündel 128 Bits lang ist.
  8. Der Prozessor nach Anspruch 7, wobei der erste, der zweite und der dritte Befehls-Slot jeweils 41 Bits lang sind.
  9. Der Prozessor nach Anspruch 7, wobei das Bündel ferner ein Stop-Bit umfaßt, das eine Befehlsgruppengrenze in dem Bündel spezifiziert.
  10. Der Prozessor nach Anspruch 9, wobei die Befehlsgruppengrenze nach einem letzten Befehl eines aktuellen Bündels auftritt, wenn das Stop-Bit in einem ersten Zustand ist.
  11. Der Prozessor nach Anspruch 10, wobei eine Befehlsgruppe, welche den letzten Befehl des aktuellen Bündels umfaßt, sich in den ersten Befehls-Slot erstreckt, der einem statisch nächsten sequentiellen Bündel zugeordnet ist, wenn das Stop-Bit in einem zweiten Zustand ist.
  12. Der Prozessor nach Anspruch 11, wobei der letzte Befehl des aktuellen Bündels der dritte Befehls-Slot ist.
  13. Der Prozessor nach Anspruch 9, ferner aufweisend einen Speicher, der die Bündel speichert, wobei die Byte-Reihenfolge der Bündel in dem Speicher ein Little-Endian-Format aufweist, wobei das Template-Feld und das Stop-Bit in einem ersten Byte des Bündels enthalten sind.
  14. Der Prozessor nach Anspruch 13, wobei die Bündel in dem Speicher von einer niedrigsten zu einer höchsten Speicheradresse geordnet sind.
  15. Der Prozessor nach Anspruch 14, wobei ein Befehl in den Bündeln mit der niedrigsten Speicheradresse einem Befehl in den Bündeln mit der höchsten Speicheradresse vorausgeht.
  16. Der Prozessor nach Anspruch 1, wobei die Mehrzahl von Registern 128 Register aufweist.
  17. Der Prozessor nach Anspruch 1, wobei zumindest eine Codierung des Template-Felds ferner Befehlsgruppengrenzen in einem Bündel spezifiziert, wobei eine Befehlsgruppe einen Satz von statisch zusammenhängenden Befehlen umfaßt, die gleichzeitig ausgeführt werden.
  18. Der Prozessor nach Anspruch 17, wobei die Bündel einen ersten, zweiten und dritten Befehls-Slot aufweisen, wobei jedes Bündel 128 Bit lang ist.
  19. Der Prozessor nach Anspruch 17, wobei die Befehlstypen Integer-Arithmetik-Logik-Einheit-, Speicher-, Gleitkomma- und Branch-Befehle umfassen.
  20. Der Prozessor nach Anspruch 19, wobei die Befehltypen ferner Nicht-Arithmetik-Logik-Einheit-Integer- und Long-Immediate-Befehle umfassen.
  21. Der Prozessor nach Anspruch 20, wobei die Ausführungseinheitstypen Integer-, Speicher-, Gleitkomma- und Branch-Ausführungseinheiten umfassen.
  22. Der Prozessor nach Anspruch 17, wobei jedes Bündel ferner ein Stop-Bit umfaßt, das eine Befehlsgruppengrenze in dem Bündel spezifiziert.
  23. Der Prozessor nach Anspruch 22, wobei die Befehlsgruppengrenze nach einem letzten Befehl eines aktuellen Bündels auftritt, wenn das Stop-Bit in einem ersten Zustand ist.
  24. Der Prozessor nach Anspruch 23, wobei eine Befehlsgruppe, welche den letzten Befehl des aktuellen Bündels umfaßt, sich in den ersten Befehls-Slot erstreckt, der einem statisch zusammenhängenden sequentiellen Bündel zugeordnet ist, wenn das Stop-Bit in einem zweiten Zustand ist.
  25. Der Prozessor nach Anspruch 24, wobei der letzte Befehl des aktuellen Bündels der dritte Befehls-Slot ist.
  26. Der Prozessor nach Anspruch 22, ferner aufweisend einen Speicher, der die Bündel speichert, wobei die Byte-Reihenfolge der Bündel in dem Speicher ein Little-Endian-Format aufweist, wobei das Template-Feld und das Stop-Bit in einem ersten Byte des Bündels enthalten sind.
  27. Der Prozessor nach Anspruch 26, wobei die Bündel in dem Speicher von einer niedrigsten zu einer höchsten Speicheradresse geordnet sind.
  28. Der Prozessor nach Anspruch 27, wobei ein Befehl in den Bündeln mit der niedrigsten Speicheradresse einem Befehl in den Bündeln mit der höchsten Speicheradresse vorausgeht.
  29. Der Prozessor nach Anspruch 17, wobei die Mehrzahl von Registern 128 Register aufweist.
  30. Der Prozessor nach Anspruch 1, wobei zumindest eine Codierung des Template-Felds ferner Befehlsgruppengrenzen in einem Bündel spezifiziert, wobei eine Befehlsgruppe einen Satz von statisch zusammenhängenden Befehlen umfaßt, die gleichzeitig ausgeführt werden, wobei das Stop-Bit eine Befehlsgruppengrenze in dem Befehl spezifiziert.
  31. Der Prozessor nach Anspruch 1, wobei eine ungenutzte Codierung des Template-Felds für eine Verwendung bei einer zukünftigen Erweiterung des Prozessors verfügbar ist.
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