JP2004272897A - パリティー検査を利用して命令モード切り換えを行なうプロセッサ及び方法 - Google Patents
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Abstract
【解決手段】 プロセッサは命令入力装置、命令キャプチャ装置、及び実行モード切り換えロジックを具え、命令入力装置は幅が2Nビットのメモリ空間を具えて複数の命令を代表する2Nビットワードを保存し、該命令キャプチャ装置は該命令入力装置の2Nビットワードをキャプチャし、該実行モード切り換えロジックはキャプチャされた2Nビットワードが二つの(N−P)ビットの命令であるか或いは一つの2(N−P)ビットの命令であるかを判断してプロセッサをNビット或いは2Nビットモードに切り換える。キャプチャした2Nビットワードが偶パリティ−であり、その二つのNビットワードは第1パリティー状態であれば該2Nビットワードを二つの(N−P)ビットの命令と判定し、第2パリティー状態であれば一つの2(N−P)ビットの命令であると判定する。
【選択図】 図3
Description
該プロセッサは命令入力装置、命令キャプチャ装置、及び実行モード切り換えロジックを具え、
該命令入力装置は命令を代表する複数の2Nビットワードを保存するのに供される幅が2Nビットのメモリ空間を具え、
該命令キャプチャ装置は該命令入力装置の2Nビットワードをキャプチャするのに用いられ、
該実行モード切り換えロジックはキャプチャした2Nビットワードが二つの(N−P)ビットの命令であるか或いは一つの2(N−P)ビットの命令であるかを判断し、これによりプロセッサをNビット或いは2Nビットモードに切り換え、
そのうち、キャプチャした2Nビットワードが偶パリティーである時、それに含まれる二つのNビットワードがいずれも第1パリティー状態であれば、この2Nビットワードを二つの(N−P)ビットの命令であると判断し、キャプチャした2Nビットワードに含まれる二つのNビットワードがいずれも第2パリティー状態であれば、該2Nビットワードは一つの2(N−P)ビットの命令であると判定することを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項2の発明は、請求項1記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、第1パリティー状態を偶パリティーとされ、第2パリティー状態を奇パリティーとすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項3の発明は、請求項1記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、Nの値を16、Pの値を1とすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項4の発明は、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、該プロセッサはNビット及び2Nビットモードで動作可能で、該プロセッサは命令セットを具え、Nビットモード命令及び2Nビットモード命令を提供し、該Nビットモード命令は一つのNビットワードで組成され、該2Nビットモード命令は二つのNビットワードで組成され、各NビットワードはP個のパリティービット及び(N−P)ビットの命令コードを具え、Pは1以上の整数とされ、そのうち、各Nビットモード命令のパリティービットはそのNビットワードを第1パリティー状態と設定し、各2Nビットモード命令の各NビットワードのパリティービットはそのNビットワードを第2パリティー状態と設定し、この方法は、
命令を代表する2Nビットワードをキャプチャし、
キャプチャした2Nビットワードが特定パリティー状態の時、それに含まれる二つのNビットワードがいずれも第1パリティー状態であれば、該2Nビットワードを二つの(N−P)ビットの命令であると判定し、プロセッサをNビットモードに切り換え、
キャプチャした2Nビットワードが偶パリティーである時、その二つのNビットワードがいずれも第2パリティー状態であれば、該2Nビットワードを一つの2(N−P)ビットの命令であると判定し、プロセッサを2Nビットモードに切り換えることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項5の発明は、請求項4記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、第1パリティー状態を偶パリティーとし、第2パリティー状態を奇パリティーとすることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項6の発明は、請求項4記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、Nの値を16、Pの値を1とすることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項7の発明は、パリティー検査を利用して命令モード切り換えを行なうプロセッサであり、該プロセッサはNビット及び2NビットモードにおいてNビット及び2Nビットモード命令を実行でき、該Nビットモード命令は一つのNビットワードで組成され、該2Nビットモード命令は一つの上半Nビットワードと下半Nビットワードで組成され、各NビットワードはP個のパリティービット及び(N−P)ビットの命令コードを具え、Pは1以上の整数であり、各上半Nビットモード命令のパリティービットはそのNビットワードを第1パリティー状態に設定し、各下半Nビットモード命令のパリティービットはそのNビットワードを第2パリティー状態に設定し、各2Nビットモード命令は第2パリティー状態に設定され、
該プロセッサは命令入力装置、命令キャプチャ装置、及び実行モード切り換えロジックを具え、
該命令入力装置は命令を代表する複数の2Nビットワードを保存するのに供される幅が2Nビットのメモリ空間を具え、
該命令キャプチャ装置は該命令入力装置の2Nビットワードをキャプチャするのに用いられ、
該実行モード切り換えロジックはキャプチャした2Nビットワードが二つの(N−P)ビットの命令であるか或いは一つの2(N−P)ビットの命令であるかを判断し、これによりプロセッサをNビット或いは2Nビットモードに切り換え、
そのうち、キャプチャした2Nビットワードが奇パリティーである時、それに含まれる上半Nビットワードが第1パリティー状態であれば、この2Nビットワードを二つの(N−P)ビットの命令であると判断し、上半(N−P)ビットワードが第2パリティー状態であれば、該2Nビットワードは一つの2(N−P)ビットの命令であると判定することを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項8の発明は、請求項7記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、第1パリティー状態を偶パリティーとし、第2パリティー状態を奇パリティーとすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項9の発明は、請求項7記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、Nの値を16、Pの値を1とすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項10の発明は、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、該プロセッサはNビット及び2Nビットモードで動作可能で、該プロセッサは命令セットを具え、Nビットモード命令及び2Nビットモード命令を提供し、該Nビットモード命令は一つのNビットワードで組成され、該2Nビットモード命令は一つの上半Nビットワードと一つの下半Nビットワードで組成され、各NビットワードはP個のパリティービット及び(N−P)ビットの命令コードを具え、Pは1以上の整数とされ、そのうち、各上半Nビットモード命令のパリティービットはそのNビットワードを第1パリティー状態と設定し、各下半Nビットモード命令のパリティービットはそのNビットワードを第2パリティー状態と設定し、各2Nビットモード命令は第2パリティー状態に設定され、この方法は、
命令を代表する2Nビットワードをキャプチャし、
キャプチャした2Nビットワードが奇パリティーの時、それに含まれる上半Nビットワードが第1パリティー状態であれば、該2Nビットワードを二つの(N−P)ビットの命令であると判定し、プロセッサをNビットモードに切り換え、
キャプチャした2Nビットワードが奇パリティーである時、その上半Nビットワードが第2パリティー状態であれば、該2Nビットワードを一つの2(N−P)ビットの命令であると判定し、プロセッサを2Nビットモードに切り換えることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項11の発明は、請求項10記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、第1パリティー状態が偶パリティーとされ、第2パリティー状態が奇パリティーとされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項12の発明は、請求項10記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、Nの値が16、Pの値が1とされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項13の発明は、パリティー検査を利用して命令モード切り換えを行なうプロセッサであり、該プロセッサはNビット及び2NビットモードにおいてNビット及び2Nビットモード命令を実行でき、該Nビットモード命令は一つのNビットワードで組成され、該2Nビットモード命令は一つの上半Nビットワードと下半Nビットワードで組成され、各NビットワードはP個のパリティービット及び(N−P)ビットの命令コードを具え、Pは1以上の整数であり、各上半Nビットモード命令のパリティービットはそのNビットワードを第2パリティー状態に設定し、各下半Nビットモード命令のパリティービットはそのNビットワードを第1パリティー状態に設定し、各2Nビットモード命令は第2パリティー状態に設定され、該プロセッサは命令入力装置、命令キャプチャ装置、及び実行モード切り換えロジックを具え、
該命令入力装置は命令を代表する複数の2Nビットワードを保存するのに供される幅が2Nビットのメモリ空間を具え、
該命令キャプチャ装置は該命令入力装置の2Nビットワードをキャプチャするのに用いられ、
該実行モード切り換えロジックはキャプチャした2Nビットワードが二つの(N−P)ビットの命令であるか或いは一つの2(N−P)ビットの命令であるかを判断し、これによりプロセッサをNビット或いは2Nビットモードに切り換え、
そのうち、キャプチャした2Nビットワードが奇パリティーである時、それに含まれる上半Nビットワードが第2パリティー状態であれば、この2Nビットワードを二つの(N−P)ビットの命令であると判断し、上半(N−P)ビットワードが第1パリティー状態であれば、該2Nビットワードは一つの2(N−P)ビットの命令であると判定することを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項14の発明は、請求項13記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、第1パリティー状態を偶パリティーとし、第2パリティー状態を奇パリティーとすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項15の発明は、請求項13記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、Nの値を16、Pの値を1とすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項16の発明は、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、該プロセッサはNビット及び2Nビットモードで動作可能で、該プロセッサは命令セットを具え、Nビットモード命令及び2Nビットモード命令を提供し、該Nビットモード命令は一つのNビットワードで組成され、該2Nビットモード命令は一つの上半Nビットワードと一つの下半Nビットワードで組成され、各NビットワードはP個のパリティービット及び(N−P)ビットの命令コードを具え、Pは1以上の整数とされ、そのうち、各上半Nビットモード命令のパリティービットはそのNビットワードを第2パリティー状態と設定し、各下半Nビットモード命令のパリティービットはそのNビットワードを第1パリティー状態と設定し、各2Nビットモード命令は第2パリティー状態に設定され、この方法は、
命令を代表する2Nビットワードをキャプチャし、
キャプチャした2Nビットワードが奇パリティーの時、それに含まれる上半Nビットワードが第2パリティー状態であれば、該2Nビットワードを二つの(N−P)ビットの命令であると判定し、プロセッサをNビットモードに切り換え、
キャプチャした2Nビットワードが奇パリティーである時、その上半Nビットワードが第1パリティー状態であれば、該2Nビットワードを一つの2(N−P)ビットの命令であると判定し、プロセッサを2Nビットモードに切り換えることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項17の発明は、請求項16記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、第1パリティー状態が偶パリティーとされ、第2パリティー状態が奇パリティーとされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項18の発明は、請求項16記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、Nの値が16、Pの値が1とされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
状態(1): プロセッサが32ビット境界(32−bit boundary)にジャンプし、この時WP=(E)は有効命令を表し、ゆえに該プロセッサはこの30ビット命令を実行する。
状態(2): プロセッサが32ビット境界(32−bit boundary)にジャンプし、この時WP=(E)は有効命令を表し、(UHP,LHP)=(E,E)は二つの15ビット命令を表し、ゆえにプロセッサは第1の15ビット命令を実行する。
状態(3): プロセッサが32ビット境界(32−bit boundary)に未ジャンプで、この時WP=(E)は有効命令を表し、(UHP,LHP)=(E,E)は二つの15ビット命令を表し、ゆえにプロセッサは第2の15ビット命令を実行する。
状態(4): プロセッサが32ビット境界(32−bit boundary)に未ジャンプで、この時WP=(E)は有効命令を表し、(UHP,LHP)=(O,O)は一つの30ビット命令を表し、これによりエラー状態とされ、ゆえにプロセッサは例外(Exception)信号を発生する。
状態(5): プロセッサが32ビット境界(32−bit boundary)にジャンプし、この時WP=(O)は無効命令を表し、特殊状態とされ、ゆえにプロセッサは例外(Exception)信号を発生する。
状態(6): プロセッサが32ビット境界(32−bit boundary)に未ジャンプで、この時WP=(O)は無効命令を表し、特殊状態とされ、ゆえにプロセッサは例外(Exception)信号を発生する。
330 実行モード切り換えロジック 510 UHP信号
520 LHP信号 530 WP信号
Claims (18)
- パリティー検査を利用して命令モード切り換えを行なうプロセッサであり、該プロセッサはNビット及び2NビットモードにおいてNビット及び2Nビットモード命令を実行でき、該Nビットモード命令は一つのNビットワードで組成され、該2Nビットモード命令は二つのNビットワードで組成され、各NビットワードはP個のパリティービット及び(N−P)ビットの命令コードを具え、Pは1以上の整数であり、各Nビットモード命令のパリティービットはそのNビットワードを第1パリティー状態に設定し、各2Nビットモード命令の各NビットワードのパリティービットはそのNビットワードを第2パリティー状態に設定し、
該プロセッサは命令入力装置、命令キャプチャ装置、及び実行モード切り換えロジックを具え、
該命令入力装置は命令を代表する複数の2Nビットワードを保存するのに供される幅が2Nビットのメモリ空間を具え、
該命令キャプチャ装置は該命令入力装置の2Nビットワードをキャプチャするのに用いられ、
該実行モード切り換えロジックはキャプチャした2Nビットワードが二つの(N−P)ビットの命令であるか或いは一つの2(N−P)ビットの命令であるかを判断し、これによりプロセッサをNビット或いは2Nビットモードに切り換え、
そのうち、キャプチャした2Nビットワードが偶パリティーである時、それに含まれる二つのNビットワードがいずれも第1パリティー状態であれば、この2Nビットワードを二つの(N−P)ビットの命令であると判断し、キャプチャした2Nビットワードに含まれる二つのNビットワードがいずれも第2パリティー状態であれば、該2Nビットワードは一つの2(N−P)ビットの命令であると判定することを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。 - 請求項1記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、第1パリティー状態を偶パリティーとされ、第2パリティー状態を奇パリティーとすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
- 請求項1記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、Nの値を16、Pの値を1とすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
- プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、該プロセッサはNビット及び2Nビットモードで動作可能で、該プロセッサは命令セットを具え、Nビットモード命令及び2Nビットモード命令を提供し、該Nビットモード命令は一つのNビットワードで組成され、該2Nビットモード命令は二つのNビットワードで組成され、各NビットワードはP個のパリティービット及び(N−P)ビットの命令コードを具え、Pは1以上の整数とされ、そのうち、各Nビットモード命令のパリティービットはそのNビットワードを第1パリティー状態と設定し、各2Nビットモード命令の各NビットワードのパリティービットはそのNビットワードを第2パリティー状態と設定し、この方法は、
命令を代表する2Nビットワードをキャプチャし、
キャプチャした2Nビットワードが特定パリティー状態の時、それに含まれる二つのNビットワードがいずれも第1パリティー状態であれば、該2Nビットワードを二つの(N−P)ビットの命令であると判定し、プロセッサをNビットモードに切り換え、
キャプチャした2Nビットワードが偶パリティーである時、その二つのNビットワードがいずれも第2パリティー状態であれば、該2Nビットワードを一つの2(N−P)ビットの命令であると判定し、プロセッサを2Nビットモードに切り換えることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。 - 請求項4記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、第1パリティー状態を偶パリティーとし、第2パリティー状態を奇パリティーとすることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
- 請求項4記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、Nの値を16、Pの値を1とすることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
- パリティー検査を利用して命令モード切り換えを行なうプロセッサであり、該プロセッサはNビット及び2NビットモードにおいてNビット及び2Nビットモード命令を実行でき、該Nビットモード命令は一つのNビットワードで組成され、該2Nビットモード命令は一つの上半Nビットワードと下半Nビットワードで組成され、各NビットワードはP個のパリティービット及び(N−P)ビットの命令コードを具え、Pは1以上の整数であり、各上半Nビットモード命令のパリティービットはそのNビットワードを第1パリティー状態に設定し、各下半Nビットモード命令のパリティービットはそのNビットワードを第2パリティー状態に設定し、各2Nビットモード命令は第2パリティー状態に設定され、 該プロセッサは命令入力装置、命令キャプチャ装置、及び実行モード切り換えロジックを具え、
該命令入力装置は命令を代表する複数の2Nビットワードを保存するのに供される幅が2Nビットのメモリ空間を具え、
該命令キャプチャ装置は該命令入力装置の2Nビットワードをキャプチャするのに用いられ、
該実行モード切り換えロジックはキャプチャした2Nビットワードが二つの(N−P)ビットの命令であるか或いは一つの2(N−P)ビットの命令であるかを判断し、これによりプロセッサをNビット或いは2Nビットモードに切り換え、
そのうち、キャプチャした2Nビットワードが奇パリティーである時、それに含まれる上半Nビットワードが第1パリティー状態であれば、この2Nビットワードを二つの(N−P)ビットの命令であると判断し、上半(N−P)ビットワードが第2パリティー状態であれば、該2Nビットワードは一つの2(N−P)ビットの命令であると判定することを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。 - 請求項7記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、第1パリティー状態を偶パリティーとし、第2パリティー状態を奇パリティーとすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
- 請求項7記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、Nの値を16、Pの値を1とすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
- プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、該プロセッサはNビット及び2Nビットモードで動作可能で、該プロセッサは命令セットを具え、Nビットモード命令及び2Nビットモード命令を提供し、該Nビットモード命令は一つのNビットワードで組成され、該2Nビットモード命令は一つの上半Nビットワードと一つの下半Nビットワードで組成され、各NビットワードはP個のパリティービット及び(N−P)ビットの命令コードを具え、Pは1以上の整数とされ、そのうち、各上半Nビットモード命令のパリティービットはそのNビットワードを第1パリティー状態と設定し、各下半Nビットモード命令のパリティービットはそのNビットワードを第2パリティー状態と設定し、各2Nビットモード命令は第2パリティー状態に設定され、この方法は、
命令を代表する2Nビットワードをキャプチャし、
キャプチャした2Nビットワードが奇パリティーの時、それに含まれる上半Nビットワードが第1パリティー状態であれば、該2Nビットワードを二つの(N−P)ビットの命令であると判定し、プロセッサをNビットモードに切り換え、
キャプチャした2Nビットワードが奇パリティーである時、その上半Nビットワードが第2パリティー状態であれば、該2Nビットワードを一つの2(N−P)ビットの命令であると判定し、プロセッサを2Nビットモードに切り換えることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。 - 請求項10記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、第1パリティー状態が偶パリティーとされ、第2パリティー状態が奇パリティーとされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
- 請求項10記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、Nの値が16、Pの値が1とされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
- パリティー検査を利用して命令モード切り換えを行なうプロセッサであり、該プロセッサはNビット及び2NビットモードにおいてNビット及び2Nビットモード命令を実行でき、該Nビットモード命令は一つのNビットワードで組成され、該2Nビットモード命令は一つの上半Nビットワードと下半Nビットワードで組成され、各NビットワードはP個のパリティービット及び(N−P)ビットの命令コードを具え、Pは1以上の整数であり、各上半Nビットモード命令のパリティービットはそのNビットワードを第2パリティー状態に設定し、各下半Nビットモード命令のパリティービットはそのNビットワードを第1パリティー状態に設定し、各2Nビットモード命令は第2パリティー状態に設定され、該プロセッサは命令入力装置、命令キャプチャ装置、及び実行モード切り換えロジックを具え、
該命令入力装置は命令を代表する複数の2Nビットワードを保存するのに供される幅が2Nビットのメモリ空間を具え、
該命令キャプチャ装置は該命令入力装置の2Nビットワードをキャプチャするのに用いられ、
該実行モード切り換えロジックはキャプチャした2Nビットワードが二つの(N−P)ビットの命令であるか或いは一つの2(N−P)ビットの命令であるかを判断し、これによりプロセッサをNビット或いは2Nビットモードに切り換え、
そのうち、キャプチャした2Nビットワードが奇パリティーである時、それに含まれる上半Nビットワードが第2パリティー状態であれば、この2Nビットワードを二つの(N−P)ビットの命令であると判断し、上半(N−P)ビットワードが第1パリティー状態であれば、該2Nビットワードは一つの2(N−P)ビットの命令であると判定することを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。 - 請求項13記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、第1パリティー状態を偶パリティーとし、第2パリティー状態を奇パリティーとすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
- 請求項13記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、Nの値を16、Pの値を1とすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
- プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、該プロセッサはNビット及び2Nビットモードで動作可能で、該プロセッサは命令セットを具え、Nビットモード命令及び2Nビットモード命令を提供し、該Nビットモード命令は一つのNビットワードで組成され、該2Nビットモード命令は一つの上半Nビットワードと一つの下半Nビットワードで組成され、各NビットワードはP個のパリティービット及び(N−P)ビットの命令コードを具え、Pは1以上の整数とされ、そのうち、各上半Nビットモード命令のパリティービットはそのNビットワードを第2パリティー状態と設定し、各下半Nビットモード命令のパリティービットはそのNビットワードを第1パリティー状態と設定し、各2Nビットモード命令は第2パリティー状態に設定され、この方法は、
命令を代表する2Nビットワードをキャプチャし、
キャプチャした2Nビットワードが奇パリティーの時、それに含まれる上半Nビットワードが第2パリティー状態であれば、該2Nビットワードを二つの(N−P)ビットの命令であると判定し、プロセッサをNビットモードに切り換え、
キャプチャした2Nビットワードが奇パリティーである時、その上半Nビットワードが第1パリティー状態であれば、該2Nビットワードを一つの2(N−P)ビットの命令であると判定し、プロセッサを2Nビットモードに切り換えることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。 - 請求項16記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、第1パリティー状態が偶パリティーとされ、第2パリティー状態が奇パリティーとされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
- 請求項16記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、Nの値が16、Pの値が1とされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW092105116A TWI230899B (en) | 2003-03-10 | 2003-03-10 | Processor and method using parity check to proceed command mode switch |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004272897A true JP2004272897A (ja) | 2004-09-30 |
JP3688285B2 JP3688285B2 (ja) | 2005-08-24 |
Family
ID=31713762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004047894A Expired - Fee Related JP3688285B2 (ja) | 2003-03-10 | 2004-02-24 | パリティー検査を利用して命令モード切り換えを行なうプロセッサ及び方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7149879B2 (ja) |
JP (1) | JP3688285B2 (ja) |
DE (1) | DE102004001651B4 (ja) |
GB (1) | GB2399432B (ja) |
TW (1) | TWI230899B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200910195A (en) | 2007-08-20 | 2009-03-01 | Sunplus Technology Co Ltd | A device of using serial bits to determine instruction length at a multi-mode processor and the method thereof |
WO2010096119A1 (en) * | 2008-10-29 | 2010-08-26 | Adapteva Incorporated | Variable instruction width digital signal processor |
GB2576471A (en) | 2018-01-09 | 2020-02-26 | Weston Aerospace Ltd | Magnetic gas turbine sensor |
US10795729B2 (en) * | 2018-04-28 | 2020-10-06 | Cambricon Technologies Corporation Limited | Data accelerated processing system |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5511174A (en) * | 1993-03-31 | 1996-04-23 | Vlsi Technology, Inc. | Method for controlling the operation of a computer implemented apparatus to selectively execute instructions of different bit lengths |
GB2289354B (en) * | 1994-05-03 | 1997-08-27 | Advanced Risc Mach Ltd | Multiple instruction set mapping |
US6026486A (en) * | 1996-05-23 | 2000-02-15 | Matsushita Electric Industrial Co., Ltd. | General purpose processor having a variable bitwidth |
US5905893A (en) * | 1996-06-10 | 1999-05-18 | Lsi Logic Corporation | Microprocessor adapted for executing both a non-compressed fixed length instruction set and a compressed variable length instruction set |
JP3658101B2 (ja) * | 1996-09-13 | 2005-06-08 | 株式会社ルネサステクノロジ | データ処理装置 |
GB2317467B (en) * | 1996-09-23 | 2000-11-01 | Advanced Risc Mach Ltd | Input operand control in data processing systems |
US6189090B1 (en) * | 1997-09-17 | 2001-02-13 | Sony Corporation | Digital signal processor with variable width instructions |
US5881260A (en) * | 1998-02-09 | 1999-03-09 | Hewlett-Packard Company | Method and apparatus for sequencing and decoding variable length instructions with an instruction boundary marker within each instruction |
US6014735A (en) * | 1998-03-31 | 2000-01-11 | Intel Corporation | Instruction set extension using prefixes |
-
2003
- 2003-03-10 TW TW092105116A patent/TWI230899B/zh not_active IP Right Cessation
- 2003-10-14 US US10/682,957 patent/US7149879B2/en active Active
-
2004
- 2004-01-12 GB GB0400543A patent/GB2399432B/en not_active Expired - Fee Related
- 2004-01-12 DE DE102004001651A patent/DE102004001651B4/de not_active Expired - Fee Related
- 2004-02-24 JP JP2004047894A patent/JP3688285B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW200417917A (en) | 2004-09-16 |
JP3688285B2 (ja) | 2005-08-24 |
GB0400543D0 (en) | 2004-02-11 |
DE102004001651B4 (de) | 2013-03-07 |
GB2399432B (en) | 2006-01-11 |
TWI230899B (en) | 2005-04-11 |
GB2399432A (en) | 2004-09-15 |
DE102004001651A1 (de) | 2004-10-07 |
US7149879B2 (en) | 2006-12-12 |
US20040181650A1 (en) | 2004-09-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050502 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050517 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050607 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080617 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110617 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110617 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140617 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |