DE10152213B4

DE10152213B4 - Verfahren zur Verifikation digitaler arithmetischer Schaltungen mittels eines Äquivalenzvergleiches

Info

Publication number: DE10152213B4
Application number: DE10152213A
Authority: DE
Inventors: Wolfgang Prof. Kunz; Thomas Dr. Belmont Rudlof; Dominik Dr. Stoffel
Original assignee: Onespin Solutions GmbH
Current assignee: Onespin Solutions GmbH
Priority date: 2001-10-23
Filing date: 2001-10-23
Publication date: 2006-04-27
Anticipated expiration: 2021-10-24
Also published as: DE10152213A1; US20030105785A1; US7103620B2

Abstract

Verfahren zur Verifikation arithmetischer digitaler Schaltungen, wobei eine erste Schaltung, genannt Spezifikation, mit einer weiteren Schaltung, genannt Implementierung, auf Äquivalenz verglichen wird,
dadurch gekennzeichnet,
dass sowohl die Spezifikation als auch die Implementierung jeweils in einen ersten Funktionsblock, welcher partielle Produkte bildet, und in einen zweiten Funktionsblock, welcher die partiellen Produkte aufsummiert, unterteilt werden, wobei eine Gatterebenenbeschreibung des zweiten Funktionsblocks der Spezifikation und des zweiten Funktionsblocks der Implementierung in ein Netzwerk elementarer arithmetischer 1-Bit-Operationen, welche aus XOR-Operationen, Halbaddierern und Volladdierern bestehen, umgeformt wird,
wobei die Äquivalenz von Spezifikation und Implementierung nur erkannt wird, wenn sowohl die Äquivalenz des ersten Funktionsblocks der Spezifikation und des ersten Funktionsblocks der Implementierung als auch die Äquivalenz des zweiten Funktionsblocks der Spezifikation und des zweiten Funktionsblocks der Implementierung gegeben ist, wobei die Äquivalenz des zweiten Funktionsblocks der Spezifikation und des zweiten Funktionsblocks der Implementierung nur erkannt wird, wenn für jedes Ausgangsbit in einem...

Description

Die Erfindung betrifft ein Verfahren zur Verifikation digitaler arithmetischer Schaltungen mittels eines Äquivalenzvergleiches nach dem Oberbegriff des Patentanspruchs 1.

Es sind Vorgehensweisen bekannt, bei denen ein so genannter Äquivalenzvergleich durchgeführt wird (equivalence checking), dabei liegt Äquivalenz genau dann vor, wenn eine erste Schaltung, genannt Spezifikation, und eine weitere Schaltung, genannt Implementierung, bei gleichen Eingangssignalen stets gleiche Ausgangssignale erzeugen. Dies kann zum einen geschehen, indem alle möglichen Kombinationen von Eingangssignalen mit den entsprechenden Schaltungen simuliert werden. Der Nachteil bei dieser erschöpfenden Simulation besteht darin, dass mit zunehmender Komplexität der Schaltungen die Zahl der notwendigen Rechenoperationen entsprechend stark ansteigt. Durch den Einsatz von Graphendarstellungen Boolescher Funktionen nach R. Bryant, „Graph-based algorithms for Boolean function manipulation" (IEEE Transactions on Computers, C-35(8), 1986), sowie deren Weiterentwicklungen können zwar deutlich größere Schaltungen als bei der erschöpfenden Simulation gehandhabt werden, jedoch stößt auch diese Vorgehensweise bei den meisten Schaltungen industrieller Größe an ihre Grenzen.

Die US 6,035,107 offenbart ein Verfahren, um zwei kombinatorische Schaltungen miteinander zu vergleichen. Dabei arbeitet dieses Verfahren mit Binary Decision Diagrams (BDDs). Auch dieses Verfahren stößt bei großen Schaltungen aufgrund der Komplexität einer Handhabung von BDDs an seine Grenzen.

Es wird daher ebenfalls versucht, die Schaltungen zunächst hinsichtlich ihrer Struktur zu untersuchen. Dabei werden interne Punkte in zwei zu vergleichenden Schaltungen gesucht, die äquivalent sind. Das bedeutet, dass die an diesen Punkten bei identischen Eingangssignalen vorliegenden logischen Signale gleich sind. Auf diese Weise können Teilbereiche der Schaltungen miteinander verglichen werden. Wenn hinsichtlich dieser Teilbereiche nachgewiesen werden kann, dass diese äquivalent sind, kann dieses Wissen bei der nachfolgenden Untersuchung weiterer Bereiche unmittelbar eingesetzt werden und erlaubt somit einen schrittweisen Äquivalenzvergleich der Gesamtschaltung. Die Eingangs- und Ausgangspunkte dieser internen Teilbereiche werden dabei als interne Äquivalenzpunkte (internal equivalences) oder Schnittpunkte (cut points) bezeichnet. Als Beispiel für solche auch als „struktureller Äquivalenzvergleich" bezeichnete Verfahren sei auf D. Brand, „Verification of Large Synthesized Designs" in Proc. Intl. Conf. On Computer-Aided Design (ICCAD-93), pp. 543-547, 1993, weiterhin auf W. Kunz, „An Efficient Tool for Logic Verification Based on Recursive Learning", in Proc. Intl. Conference on Computer-Aided Design (ICCAD-93), 538-543, Nov. 1993 sowie weiterhin auf A. Kühlmann und F. Krohm, „Equivalence Checking Using Cuts and Heaps", in Proc. Design Automation Conference (DAC-97), pp. 263-268, Nov. 1997, verwiesen.

In der US 5,734,798 wird ein Verfahren offenbart, welches aus einer mit Feldeffekttransistoren modellierten Schaltungsbe schreibung ein Gattermodell extrahiert, wobei dieses Verfahren in einem Expertensystem eingesetzt wird. Dieses Verfahren bzw. dieses Expertensystem ist allerdings nicht in der Lage, eine Äquivalenz zwischen zwei Schaltungsbeschreibungen zu überprüfen.

Verfahren zur Durchführung von Äquivalenzvergleichen werden eingesetzt während eines Schaltungsentwurfes. Dabei wird ausgehend von einem ersten Entwurf (Spezifikation), der ein gewünschtes Verhalten der Schaltung darstellt, dieser Entwurf mittels computergestützter Hilfsmittel sowie durch Eingriffe des Designers der entsprechenden Schaltung „von Hand" konkretisiert. Um zu vermeiden, dass sich dabei Fehler einschleichen, soll während der Synthese der Schaltung geprüft werden, ob die derzeit vorliegende Implementierung dasselbe Verhalten aufweist wie die Spezifikation auf der übergeordneten Ebene. Bei dem Äquivalenzvergleich müssen also zwischen dem Entwurf der übergeordneten Ebene und der derzeit vorliegenden Schaltung die internen Äquivalenzpunkte bzw. Schnittpunkte ermittelt werden.

Diese Vorgehensweise hat sich als problematisch erwiesen bei Schaltungsteilen, die die Multiplikation betreffen. Die Implementierung liegt (nach Anwendung der einschlägigen Synthesewerkzeuge und eventuellen manuellen Eingriffen) auf Gatterebene (gate level) vor. Um nun die auf Register-Transfer-Ebene (register transfer level) vorliegende Spezifikation mit der Implementierung vergleichen zu können, muss sie vom Equivalence Checker in eine Beschreibung auf Gatterebene (gate level) umgesetzt werden. Hierbei erweist es sich als problematisch, dass die von dem auf Registertransferebene vorliegenden Entwurf abgeleitete Schaltung auf Gatterebene sehr starke Unterschiede aufweist zu dem mittels der Synthesewerk zeuge abgeleiteten Entwurf auf Gatterebene. Dies liegt wesentlich darin begründet, dass unterschiedliche Multiplizierarchitekturen gebräuchlich sind und für jede einzelne Architektur eine Vielfalt von Implementierungsmöglichkeiten existiert, so dass in der Praxis zwischen den beiden zu vergleichenden Schaltungen keine Äquivalenzpunkte existieren.

Zum Äquivalenzvergleich von arithmetischen Schaltungen sind Verfahren bekannt, die auf Entscheidungsdiagrammen auf Wortqebene beruhen. Hierzu sei beispielsweise auf Bryant (TCAD85), „Equivalence Checking of Integer Multipliers"; J.-C. Chen, Y.-A. Chen; Proceedings of the ASP-DAC2001 verwiesen. Da die Implementierung jedoch meist als Gatterebenenbeschreibung gegeben ist und zu wenig Information von der Wortebene vorliegt, ist die Generierung dieser Entscheidungsdiagramme auf Wortebene in der Praxis oft extrem rechen- und speicherplatzaufwendig.

Multiplizierer lassen sich als Kombination zweier Funktionsblöcke darstellen. In dem ersten Funktionsblock werden die partiellen Produkte des Multiplikanden mit den (binären) Ziffern des Multiplikators gebildet. Die partiellen Produkte werden abhängig davon ausgestaltet, ob die zu multiplizierenden Zahlen mit einem negativen Vorzeichen behaftet sein können oder nicht und auch abhängig davon, ob ein Booth recoding verwendet wird.

Die gebildeten partiellen Produkte bilden die Eingänge des zweiten Funktionsblockes, in dem die partiellen Produkte aufsummiert werden zum Endergebnis. Die partiellen Produkte als Eingänge dieser Additionsschaltung sollen im folgenden als primäre Summanden bezeichnet werden.

Eine Darstellung der beschriebenen Funktionsblöcke ist in 1 gegeben. Mit der Ziffer 1 ist der erste Funktionsblock zur Erzeugung der primären Summanden bezeichnet. Mit der Ziffer 2 ist die Additionsschaltung bezeichnet.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren vorzuschlagen, mit dem eine Äquivalenzuntersuchung von Multiplizierern möglich ist, die in Gatterebenenbeschreibung gegeben sind.

Diese Aufgabe wird erfindungsgemäß nach Anspruch 1 gelöst, wonach die Gatterebenenbeschreibung von Spezifikation und Implementierung in ein Netzwerk elementarer arithmetischer 1-Bit-Operationen (XOR, Halbaddierer, Volladdierer) umgeformt wird, wobei die Äquivalenz von Spezifikation und Implementierung erkannt wird, indem unmittelbar ein Vergleich der sich ergebenden Netzwerke aus elementaren arithmetischen 1-Bit-Operationen vorgenommen wird.

Dabei kann bei einem entsprechend negativen Ergebnis des Vergleiches auch erkannt werden, dass Spezifikation und Implementierung nicht äquivalent sind.

Der Vergleich wird durch die Anwendung von Assoziativ- und Kommutativgesetzen auf diesen Netzwerken vorgenommen. Dazu muss also zunächst die Gatterebenenbeschreibung des Additionsnetzwerkes in ein Netzwerk aus elementaren arithmetischen 1-Bit-Operationen umgewandelt werden. Eine solche elementare Operation wird beispielsweise von einem Halbaddierer realisiert. Der Halbaddierer summiert zwei 1-Bit-Zahlen und berechnet ein Summen und Übertragsbit. Das Schaltsymbol für den Halbaddierer, der aus einer XOR- und einer AND-Operation zusammengesetzt ist, wird in 2 gezeigt.

Die Eingänge a und b werden als Operanden bezeichnet. Das XOR-Glied wird mit der Bezugsziffer 201 bezeichnet und das AND-Glied mit der Bezugsziffer 202. Der Ausgang des XOR-Gliedes als Ausgang des Halbaddierers wird mit der Bezugsziffer 203 bezeichnet. Dieser Ausgang wird auch als "sum" (Summe) bezeichnet. Der Ausgang des AND-Gliedes als Ausgang des Halbaddierers wird mit der Bezugsziffer 204 bezeichnet. Dieser Ausgang wird auch als "carry" (Übertrag) bezeichnet.

Das Schaltsymbol für den Halbaddierer ist in 3 dargestellt.

Eine vollständig aus elementaren arithmetischen 1-Bit-Operationen bestehende Beschreibung der Schaltung wird nachfolgend als "arithmetische Bitebenenbeschreibung" der Schaltung bezeichnet.

Auf der arithmetischen Bitebenenbeschreibung ist der Äquivalenznachweis von Implementierung und Spezifikation von geringer Rechenkomplexität. Da auf der arithmetischen Bitebene die einzelnen Knoten eines Netzwerkes gemäß Kommutativ- und Assoziativgesetz vertauscht werden können, genügt als Äquivalenznachweis für jedes Ausgangsbit in der Implementierung und sein entsprechendes Ausgangsbit in der Spezifikation zu überprüfen, ob

• die Menge der für das Netzwerk dieses Ausgangsbits verwendeten primären Summanden in Spezifikation und Implementierung gleich ist,
• die weiteren Summanden dieses Netzwerks in Spezifikation und Implementierung aus den Überträgen des zum nächstniederwertigen Ausgangsbit gehörenden Netzwerkes bestehen und
• die nächstniederwertigen Ausgangsbits ebenfalls äquivalent sind.

Dieses Prinzip, bei der die Schaltungen von ihren Ausgängen her miteinander verglichen werden, ist in 4 veranschaulicht.

Mit B(1) ist das Ausgangsbit der Schaltung B bezeichnet. Mit B(0) ist das nächstniederwertige Ausgangsbit der Schaltung B bezeichnet.

Mit A(1) ist das Ausgangsbit der Schaltung A bezeichnet. Mit A(0) ist das nächstniederwertige Ausgangsbit von A bezeichnet.

Die Bezugsziffer 402 bezeichnet die Überträge in den Schaltungen A und B. Die Bezugsziffer 401 bezeichnet die primären Summanden von A(1) sowie B(1).

Alternativ sind auch andere Ausführungen des Äquivalenznachweises denkbar, die ebenfalls die Tatsache ausnutzen, dass auf der arithmetischen Bitebene Assoziativ- und Kommutativgesetze zwischen allen benachbarten Knoten gelten. Beispielsweise kann der Äquivalenznachweis von Implementierung und Spezifikation auch durch Vertauschungen von Knoten im Netzwerk ermöglicht werden, derart, dass interne Äquivalenzpunkte generiert werden, die anschließend einen herkömmlichen strukturellen Äquivalenzvergleich zulassen.

Ein Ausführungsbeispiel zur Umformung der Darstellung in der Gatterebene in die arithmetische Bitebene soll nachfolgend erläutert werden. Diese Umformung kann auf verschiedene Weisen erfolgen. Die nachfolgend beschriebene Ausführung orientiert sich zunächst an den in der Schaltung erkennbaren XOR-Operationen. Es wird nun eine Referenzschaltung aufgebaut, in der für jede XOR-Operation der ursprünglichen Gatterebenenbeschreibung ein Halbaddierer eingesetzt wird. Im Anschluss werden XOR-Operationen auch in der Referenzschaltung identifiziert und weitere Halbaddierer ergänzt. Ähnlich wie in den Verfahren des strukturellen Äquivalenzvergleichs können nun interne Äquivalenzen zwischen den Signalen der Gatterebenenbeschreibung und der Referenzschaltung identifiziert werden. Dies wird in 5 für die Gatterebenenbeschreibung eines Volladdierers gezeigt, der in der Referenzschaltung aus drei Halbaddierern u, v und w zusammen gesetzt ist. Mit den Pfeilen 501, 502 und 503 werden dabei äquivalente Punkte in der Schaltung der Gatterebene zur Referenzschaltung bezeichnet. Anschließend wird eine Überdeckung der Gatterebenenbeschreibung durch Halbaddierer gesucht. Diese stellt die arithmetische Bitebenenbeschreibung der zugehörigen Schaltung dar. 6 zeigt die arithmetische Bitebenendarstellung des Volladdierers.

Claims

Verfahren zur Verifikation arithmetischer digitaler Schaltungen, wobei eine erste Schaltung, genannt Spezifikation, mit einer weiteren Schaltung, genannt Implementierung, auf Äquivalenz verglichen wird, dadurch gekennzeichnet, dass sowohl die Spezifikation als auch die Implementierung jeweils in einen ersten Funktionsblock, welcher partielle Produkte bildet, und in einen zweiten Funktionsblock, welcher die partiellen Produkte aufsummiert, unterteilt werden, wobei eine Gatterebenenbeschreibung des zweiten Funktionsblocks der Spezifikation und des zweiten Funktionsblocks der Implementierung in ein Netzwerk elementarer arithmetischer 1-Bit-Operationen, welche aus XOR-Operationen, Halbaddierern und Volladdierern bestehen, umgeformt wird, wobei die Äquivalenz von Spezifikation und Implementierung nur erkannt wird, wenn sowohl die Äquivalenz des ersten Funktionsblocks der Spezifikation und des ersten Funktionsblocks der Implementierung als auch die Äquivalenz des zweiten Funktionsblocks der Spezifikation und des zweiten Funktionsblocks der Implementierung gegeben ist, wobei die Äquivalenz des zweiten Funktionsblocks der Spezifikation und des zweiten Funktionsblocks der Implementierung nur erkannt wird, wenn für jedes Ausgangsbit in einem Netzwerk der Implementierung und ein jeweils entsprechendes Ausgangsbit in einem Netzwerk der Spezifikation gilt: a)die Menge der für ein Teilnetzwerk dieses betrachteten Ausgangsbits verwendeten primären Eingangsbits in dem Netzwerk der Spezifikation und in dem Netzwerk der Implementierung ist gleich, b)die weiteren Eingangsbits des Teilnetzwerks in dem Netzwerk der Spezifikation und in dem Netzwerk der Implementierung sind Übertragbits eines Teilnetzwerks, welches zu dem nächstniederwertigen Ausgangsbit des betrachteten Ausgangsbits gehört, und c)alle nächstniederwertigen Ausgangsbits in dem Netzwerk der Spezifikation und in dem Netzwerk der Implementierung sind ebenfalls äquivalent.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Umformung der Gatterebenenbeschreibung in das Netzwerk elementarer arithmetischer 1-Bit-Operationen derart vorgenommen wird, dass zunächst die XOR-Operationen (201) in der Schaltung erkannt und dann unter Berücksichtigung von vorhandenen AND-Operationen (202) zu Halbaddierern zusammengefasst werden.