DE10134178A1 - Halbleiterspeicher mit mehreren Speicherzellenfeldern - Google Patents

Abstract

Die Erfindung betrifft einen Halbleiterspeicher (1) mit mehreren Speicherzellenfeldern (2), mehreren Leseverstärkerbereichen (3) und mehreren Treiberbereichen (4) auf einem Halbleiter-Substrat (7) von einem ersten Leitfähigkeitstyp, wobei jeder der mehreren Leseverstärkerbereiche (3) und mehreren Treiberbereichen (4) wenigstens eine erste Wanne (9) des ersten Leitfähigkeitstyps und/oder wenigstens eine zweite Wanne (10) eines zweiten Leitfähigkeitstyps umfasst und jede erste Wanne (9) der Treiberbereiche (4) durch eine vergrabene horizontale Schicht (8) von dem zweiten Leitfähigkeitstyp gegenüber dem Halbleiter-Substrat (7) isoliert ist. DOLLAR A Um einen geringeren Platzbedarf zu gewährleisten, weist der erfindungsgemäße Halbleiterspeicher die Merkmale auf, dass die vergrabene horizontale Schicht (8) sich durchgehend wenigstens unter allen Speicherzellenfeldern (2) und mehreren Treiberbereichen (4) des Halbleiterspeichers (1) erstreckt und zwischen der zweiten Wanne (10) und der vergrabenen horizontalen Schicht (8) ein Abstand vorgesehen ist, so dass die zweite Wanne (10) gegenüber der vergrabenen horizontalen Schicht (8) elektrisch isoliert ist.

Description

• Die Erfindung betrifft einen Halbleiterspeicher mit mehreren Speicherzellenfeldern, mehreren Leseverstärkerbereichen und mehreren Treiberbereichen auf einem Halbleiter-Substrat von einem ersten Leitfähigkeitstyp, wobei jeder der mehreren Leseverstärkerbereiche und mehreren Treiberbereiche wenigstens eine erste Wanne des ersten Leitfähigkeitstyps und/oder wenigstens eine zweite Wanne eines zweiten Leitfähigkeitstyps umfasst und jede erste Wanne der Treiberbereiche durch eine vergrabene horizontale Schicht von dem zweiten Leitfähigkeitstyp gegenüber dem Halbleiter-Substrat isoliert ist.
• Bei herkömmlichen Halbleiterspeichern mit matrixartiger Aufteilung der Speicherzellenfelder werden in der Nähe jedes Speicherzellenfeldes ein Treiberbereich (segment driver) und ein Leseverstärkerbereich (sense amplifier) angeordnet. Um jede der Zellen unabhängig vom Potential betreiben zu können, auf dem das eigentliche Substrat des Halbleiterspeichers liegt, werden die Zellen und ihre Auswahltransistoren gegenüber dem Substrat isoliert. Dazu wird jedes Zellenfeld bzw. jeder Bereich in einer eigenen Wanne angeordnet. Jede Wanne beansprucht jedoch Platz auf der Oberfläche des Halbleiterspeichers, wodurch sich insgesamt die erforderliche Fläche des Speichers erhöht.
• Aufgabe der vorliegenden Erfindung ist es, einen Halbleiterspeicher zu schaffen, der einen geringeren Platzbedarf hat.
• Diese Aufgabe wird gelöst durch einen Halbleiterspeicher nach Anspruch 1. Bevorzugte Ausführungsformen der Erfindung sind Gegenstand der Unteransprüche.
• Erfindungsgemäß wird auf eine Wannen für jedes separate Zellenfeld bzw. jeden separaten Bereich verzichtet und statt dessen die vergrabene horizontale Schicht (Zellfeldwanne) unter den Treiberbereichen und vorzugsweise den Leseverstärkerbereichen ausgedehnt. Um die vergrabene Schicht nicht durch eine der Wannen der Treibertransistoren zu beeinflussen, werden die Wannen flacher ausgeführt, so flach, dass kein elektrischer Kontakt zur vergrabenen Schicht hergestellt wird.
• Die erfindungsgemäße Weiterbildung des gattungsgemäßen Halbleiterspeichers ist dadurch gekennzeichnet, dass die vergrabene horizontale Schicht sich durchgehend wenigstens unter allen Speicherzellenfeldern und mehreren Treiberbereichen des Halbleiterspeichers erstreckt und zwischen der zweiten Wanne und der vergrabenen horizontalen Schicht ein Abstand vorgesehen ist, so dass die zweite Wanne gegenüber der vergrabenen horizontalen Schicht elektrisch isoliert ist.
• Insbesondere erstreckt sich die vergrabene horizontale Schicht durchgehend unter allen Zellen einschließlich unter den mehreren Leseverstärkerbereichen des Halbleiterspeichers.
• Bei einer bevorzugten Ausführungsform sind am Rand des Halbleiterspeichers in der zweiten Wanne Transistoren vom ersten Leitfähigkeitstyp angeordnet.
• Bei einer bevorzugten Ausführungsform ist am Rand des Halbleiterspeichers in der vergrabenen horizontalen Schicht mindestens ein Schaltkreis angeordnet, wobei der mindestens eine Schaltkreis eine erhöhte Versorgungsspannung oder ein abgesenktes Bezugspotential aufweist.
• Ein Vorteil der Erfindung besteht darin, dass evtl. entstehende höhere Produktionskosten durch den Chipflächengewinn überkompensiert werden.
• Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen, bei der Bezug genommen wird auf die beigefügten Zeichnungen.
• Fig. 1 zeigt schematisch einen Halbleiterspeicher mit matrixförmiger Anordnung von Speicherzellenfeldern nach dem Stand der Technik.
• Fig. 2A und 2B zeigen einen Querschnitt durch eine Treiberzelle bzw. durch einen Leseverstärker nach dem Stand der Technik.
• Fig. 3A und 3B zeigen einen Querschnitt durch eine erfindungsgemäße Treiberzelle bzw. durch einen erfindungsgemäßen Leseverstärker.
• In Fig. 1 ist die matrixförmige Anordnung der Zellenfelder eines Halbleiterspeichers 1 gezeigt. Mit 2 sind Bereiche mit dicht gepackten unabhängigen Speicherzellen (Speicherzellenfelder) bezeichnet, mit 3 sind die Leseverstärkerbereiche bezeichnet, und mit 4 sind die Treiberbereiche für die Speicherzellenfelder 2 bezeichnet. Seitlich sind aus dem Halbleiterspeicher 1 Wortleitungen 5 und Bitleitungen 6 herausgeführt, über die der Inhalt jeder einzelnen Speicherzelle 2 ausgelesen werden kann bzw. jede einzelne Speicherzelle 2 beschrieben werden kann.
• In Fig. 2A und 2B ist eine Treiberzelle 4 bzw. eine Leseverstärkerzelle 3 nach dem Stand der Technik im Querschnitt mit Einzelheiten ihrer Struktur gezeigt.
• Die Treiberzelle 4 nach dem Stand der Technik in Fig. 2A ist auf einem Substrat 7 hergestellt und zwischen zwei Speicherzellenfeldern angeordnet, die teilweise am linken und rechten Rand der Fig. 2A gezeigt sind. Das Substrat 7 ist in der dargestellten Ausführungsform vom p-Typ. Die Speicherzellenfelder umfassen auf einer horizontalen vergrabenen Schicht 8, durch die die Speicherzelle 2 gegenüber dem Substrat 7 darunter isoliert wird, eine erste Wanne von dem ersten Leitfähigkeitstyp, hier also vom p-Typ. Die Treiberzelle 4 zwischen den Speicherzellenfeldern 2 umfasst in der Regel mehrere p- und n-dotierte Wannen, von denen eine erste Wanne 9 vom p- Typ und eine zweite Wanne 10 vom n-Typ gezeigt sind. Die erste Wanne 9 ist also vom gleichen Leitfähigkeitstyp wie das Substrat 7. Um die erste Wanne 9 elektrisch unabhängig von dem Substrat 7 zu machen, ist sie wie die Speicherzelle 2 gegenüber dem Substrat 7 durch eine vergrabene horizontale Schicht 8 isoliert. Sowohl Speicherzelle 2 als auch Treiberzelle 4 sind darüber hinaus seitlich durch einen vertikalen Bereich 11 gegenüber umgebendem p-dotiertem Material isoliert. Die vergrabene horizontale Schicht 8 und der vertikale Bereich 11 sind beide vom zweiten Leitfähigkeitstyp, also hier vom n-Typ. Die in den Wannen realisierten Transistoren werden über Elektroden 12 an der Oberfläche des Halbleiters angesteuert bzw. auf eine Versorgungsspannung gelegt, die als UWL bzw. UBL oder UDV in den Figuren bezeichnet ist.
• Die Ausdehnung einer derartigen Treiberzelle 4 nach dem Stand der Technik ist in Fig. 2A durch zwei vertikale gestrichelte Linien und einen Doppelpfeil dazwischen über der Zelle angedeutet. Dabei sind aus Gründen, die später ersichtlich werden, die beiden vertikalen Bereiche 11, die zu den benachbarten Speicherzellenfeldern 2 gehören, zu der Treiberzelle 4 hinzugenommen worden.
• In Fig. 2B ist ein Leseverstärker 3 nach dem Stand der Technik gezeigt. Der Leseverstärker 3 umfasst wie die Treiberzelle mehrere p- und n-Wannen, von denen in Fig. 2B eine erste p-Wanne 9 und eine zweite n-Wanne 10 gezeigt ist. Im übrigen entsprechen die Elemente in Fig. 2B denen in Fig. 2A und sind gleich bezeichnet. Im Gegensatz zu der Treiberzelle 4 in Fig. 2A ist es jedoch bei dem Leseverstärker 3 in Fig. 2B nicht notwendig, die Wannen gegen das Substrat 7 zu isolieren. Daher fehlt gewöhnlich beim Stand der Technik die horizontale vergrabene Schicht 8 unter dem Leseverstärker 3. Die p-Wanne 9, die zu isolieren wäre, ist in Fig. 2B gestrichelt angedeutet.
• Der Erfinder hat festgestellt, dass eine "individuelle" Isolierung jeder vom Substrat 7 zu isolierenden p-Wanne 9 wie bei dem oben beschriebenen Stand der Technik nicht notwendig ist, sondern Platz auf dem Wafer gewonnen werden kann und darüber hinaus die Herstellung der Speicherbausteine sehr viel effizienter gemacht werden kann, wenn alle Zellen des Speicherbausteins gemeinsam mit einer vergrabenen horizontalen Schicht gegenüber dem Substrat isoliert werden. Dazu muss die horizontale vergrabene Schicht aber unabhängig von der jeweiligen n-Wanne 10 darüber sein. Das bedeutet, dass ein Abstand zwischen der n-Wanne 10 und der horizontalen vergrabenen Schicht 8 eingehalten werden muss.
• Der Leseverstärker 3 und die Treiberzelle 4 des erfindungsgemäßen Halbleiterspeichers 1 mit der Aufteilung nach Fig. 1 sind im Querschnitt in Fig. 3A und 3B gezeigt. Dabei ist zur Veranschaulichung des Platzgewinns durch die Erfindung die Abmessung der erfindungsgemäßen Zelle gegenüber der herkömmlichen Zelle durch zwei jeweils oben dargestellte Doppelpfeile angedeutet. Der Platzgewinn bei beiden Zellentypen resultiert daraus, dass die vertikalen Bereiche 11 entfallen, und zwar sowohl bei der Treiberzelle 4 als auch bei jeder Speicherzelle 2 (aus diesem Grund wurde oben auch der vertikale Bereich 11 der Speicherzelle 2 zu der Ausdehnung der Treiberzelle hinzugenommen).
• Die Treiberzelle 4 in Fig. 3A ist in Bezug auf die Wannen 9 und 10 und ihre Elektroden 12 genauso aufgebaut wie die Treiberzelle 4 in Fig. 2A. Es fehlen bei der dargestellten Ausführungsform der erfindungsgemäßen Treiberzelle aber die seitlichen vertikalen Bereiche 11. Dafür ist die vergrabene horizontale Schicht 8 ausgedehnt, so dass sie sich durchgehend über die Treiberzelle 4 hinaus bis unter die benachbarten Speicherzellenfelder 2 des Halbleiterspeichers 1 erstreckt.
• Um jegliche unerwünschte Beeinflussung der vergrabenen horizontalen Schicht 8 durch eine der Wannen 10 des gleichen Leitfähigkeitstyps zu vermeiden, wird zwischen jeder zweiten Wanne 10 und der vergrabenen horizontalen Schicht 8 ein Abstand δ eingehalten, so dass die zweite Wanne 10 gegenüber der vergrabenen horizontalen Schicht 8 elektrisch isoliert ist. Der eingehaltene Abstand δ ist in Fig. 3A und 3B durch einen vertikalen Doppelpfeil angedeutet.
• In gleicher Weise wie bei der Treiberzelle 4 erstreckt sich bei einer in Fig. 3B dargestellten bevorzugten Ausführungsform der Erfindung die vergrabene horizontale Schicht 8 auch unter den Leseverstärkerbereichen 3. Insgesamt ergibt sich so bei dieser bevorzugten Ausführungsform eine durchgehende horizontale Schicht 8 unter allen Zellen des Halbleiterspeichers 1.
• Der Platzgewinn bei diesem Aufbau gegenüber dem Stand der Technik ist so groß, dass die erfindungsgemäße flache N-Wanne 10 an ihrem Rand zur Realisierung von P-Kanal-Transistoren verwendet werden kann.
• Ferner ermöglicht es die zur Zellfeldisolation weiterhin erforderliche vergrabene Schicht 8, am Rand des Halbleiterspeichers 1 ganze Schaltungsbereiche in eine Wanne zu verlagern. Dies ist insbesondere in Generatoren und in Schaltungsbereichen mit erhöhter Versorgungsspannung oder abgelenktem Bezugspotential von Vorteil.

Claims (6)

1. Halbleiterspeicher (1) mit mehreren Speicherzellenfeldern (2), mehreren Leseverstärkerbereichen (3) und mehreren Treiberbereichen (4) auf einem Halbleiter- Substrat (7) von einem ersten Leitfähigkeitstyp,
wobei jeder der mehreren Leseverstärkerbereiche (3) und mehreren Treiberbereiche (4) wenigstens eine erste Wanne (9) des ersten Leitfähigkeitstyps und/oder wenigstens eine zweite Wanne (10) eines zweiten Leitfähigkeitstyps umfasst und jede erste Wanne (9) der Treiberbereiche (4) durch eine vergrabene horizontale Schicht (8) von dem zweiten Leitfähigkeitstyp gegenüber dem Halbleiter- Substrat (7) isoliert ist, dadurch gekennzeichnet,
dass die vergrabene horizontale Schicht (8) sich durchgehend wenigstens unter allen Speicherzellenfeldern (2) und mehreren Treiberbereichen (4) des Halbleiterspeichers (1) erstreckt und
zwischen der zweiten Wanne (10) und der vergrabenen horizontalen Schicht (8) ein Abstand (δ) vorgesehen ist, so dass die zweite Wanne (10) gegenüber der vergrabenen horizontalen Schicht (8) elektrisch isoliert ist.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass die vergrabene horizontale Schicht (8) sich durchgehend unter allen Zellen (2, 3, 4) einschließlich unter den mehreren Leseverstärkerbereichen (3) des Halbleiterspeichers (1) erstreckt.

3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass an ihrem Rand in der zweiten Wanne (10) Transistoren vom ersten Leitfähigkeitstyp angeordnet sind.

4. Halbleiterspeicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass am Rand des Halbleiterspeichers (1) in der vergrabenen horizontalen Schicht (8) mindestens ein Schaltkreis angeordnet ist.

5. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, dass der mindestens eine Schaltkreis eine erhöhte Versorgungsspannung aufweist.

6. Halbleiterspeicher nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass der mindestens eine Schaltkreis ein abgesenktes Bezugspotential aufweist.