DE10113556C2 - Fehlererkennungsverfahren - Google Patents

Description

Die vorliegende Erfindung betrifft ein Fehlererkennungsver­ fahren für eine Folge von Signalen eines digitalen Gebers.

In vielen Bereichen der Technik werden digitale Geber einge­ setzt. Diese liefern eine Folge digitaler - meist graycodier­ ter - Signale. Im Stand der Technik werden die Signale unge­ filtert an eine übergeordnete Verarbeitungseinheit weiterge­ leitet und von dieser im Rahmen der Abarbeitung eines Pro­ gramms ausgewertet. Im Rahmen der Auswertung erfolgt gegebe­ nenfalls eine Erkennung von Folgefehlern bzw. eine Plausibi­ litätsprüfung.

Die Auswertung der Folge von Signalen erfolgt in der überge­ ordneten Verarbeitungseinheit langsam und sporadisch. Die Plausibilitätsprüfung der Gebersignale ist im Regelfall nur in Verbindung mit der Auswertung weiterer Größen möglich.

Die DE 42 27 113 A1 beschreibt ein Verfahren zur Defekterken­ nung bei der Auswertung der Ausgangssignale eines Drehzahl­ sensors, wobei Plausibilitätsuntersuchungen ablaufen und bei erkannter Nicht-Plausibilität ein Fehler angenommen wird. Hier wird vorgeschlagen, bei der Auswertung der sich perio­ disch wiederholenden Signale, die als drehzahlabhängige Im­ pulse vorliegen und von einem Drehzahlsensor geliefert wer­ den, durch Vergleich der Zeitabstände zwischen zwei Impulsen statische und/oder dynamische Nicht-Plausibilitäten als Feh­ ler zu erkennen.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein Fehlererkennungsverfahren für eine Folge von Signalen eines digitalen Gebers zu schaffen, bei dem die Folge aus sich her­ aus auf Plausibilität prüfbar ist.

Die Aufgabe wird dadurch gelöst, dass die Folge einer Logik­ schaltung zugeführt wird, in der aufeinanderfolgende Signale hinsichtlich des Erfüllens eines Plausibilitätskriteriums mieinander verglichen werden, wobei das spätere Signal bei Nichterfüllen des Plausibilitätskriteriums von der Logik­ schaltung als fehlerhaft bewertet wird und wobei die Signale der Logikschaltung als graycodierte Signale zugeführt wer­ den.

Denn aufgrund des Prüfens der aufeinanderfolgenden Signale in der Logikschaltung kann die Prüfung sehr schnell erfolgen. Somit ist auch eine Plausibilitätsprüfung aus der Folge von Signalen als solche heraus möglich. Unter einer Logikschal­ tung im Sinne der vorliegenden Erfindung ist dabei eine ver­ drahtete Schaltung zu verstehen, im Gegensatz zu einer pro­ grammierten Schaltung, in der eine serielle Abarbeitung ein­ zelner Programmschritte erfolgt.

Es ist möglich, bei Nichterfüllen des Plausibilitätskriteri­ ums das Überprüfen der Folge von Signalen auf Plausibilität kurzfristig zu unterbrechen und neu zu beginnen. Vorzugsweise aber wird bei Nichterfüllen des Plausibilitätskriteriums das frühere Signal von der Logikschaltung weiterhin für die Durchführung des Fehlererkennungsverfahrens verwendet.

Ferner ist es möglich, bei Nichterfüllen des Plausibilitäts­ kriteriums kein Signal an eine übergeordnete Verarbeitungs­ einheit auszugeben. Vorzugsweise aber wird bei Erfüllen des Plausibilitätskriteriums das spätere Signal und bei Nichter­ füllen des Plausibilitätskriteriums das frühere Signal von der Logikschaltung als Nutzsignal an eine übergeordnete Ver­ arbeitungseinheit ausgegeben.

Die der Logikschaltung als graycodierte Signale zugeführten Signale werden in der Regel in der Logikschaltung einer Bi­ närwandlung unterzogen und das Erfüllen des Plausibilitäts­ kriteriums wird von der Logikschaltung anhand der binärgewan­ delten Signale überprüft.

Wenn die aufeinanderfolgenden Signale im Rahmen der Prüfung auf Erfüllen des Plausibilitätskriteriums von der Logikschal­ tung auf Einhalten einer Maximaldifferenz überprüft werden, ist die Plausibilitätsprüfung besonders einfach. Die Maximal­ differenz kann dabei der Logikschaltung vorgegeben werden. Sie ist vorzugsweise kleiner als drei, insbesondere gleich eins.

Das Fehlererkennungsverfahren kann dadurch verbessert werden, dass bei Nichterfüllen des Plausibilitätskriteriums von der Logikschaltung unterschieden wird, ob ein Einzelfehler oder ein Dauerfehler vorliegt.

Die Unterscheidung zwischen Einzelfehler und Dauerfehler kann dabei dadurch erfolgen, dass bei Nichterfüllen des Plausibi­ litätskriteriums ein logikschaltungsinterner Fehlerzähler in­ krementiert und bei Erfüllen des Plausibilitätskriteriums zu­ rückgesetzt wird und von der Logikschaltung auf Dauerfehler erkannt wird, wenn der Fehlerzähler eine vorbestimmte Schran­ ke überschritten hat. Auch die Schranke kann der Logikschal­ tung vorgegeben werden. Sie liegt vorzugsweise zwischen zwei und zehn.

Aufgrund der Ausbildung der Logikschaltung als "verdrahtete Schaltung" (hardwired) ist es möglich, dass die aufeinander­ folgenden Signale der Logikschaltung mit einem zeitlichen Ab­ stand von maximal 100 µs, vorzugsweise maximal 10 µs, insbe­ sondere maximal 1 µs, zugeführt werden.

Die Logikschaltung kann beispielsweise als programmierbares Gate Array, insbesondere als umfeldprogrammierbares Gate Ar­ ray (field programmable gate array), oder als anwendungsspe­ zifischer integrierter Schaltkreis (ASIC) ausgebildet sein.

Weitere Vorteile und Einzelheiten ergeben sich aus der nach­ folgenden Beschreibung eines Ausführungsbeispiels in Verbin­ dung mit den Zeichnungen. Dabei zeigen in Prinzipdarstellung

Fig. 1 ein Blockschaltbild einer Signalverarbeitungsschal­ tung und

Fig. 2 ein Blockschaltbild einer Logikschaltung.

Gemäß Fig. 1 soll (beispielhaft) die Drehstellung eines Motors 1 mittels eines digitalen Gebers 2 überwacht werden. Der Ge­ ber 2 ist im vorliegenden Fall also als Drehstellungsgeber 2 ausgebildet.

Zum Erfassen der Drehstellung ist eine Scheibe 3 des Gebers 2 mit dem Motor 1 drehfest verbunden. Die Drehstellung der Scheibe 3 wird mittels Sensoren 4 mit einer Taktfrequenz f abgetastet. Die Sensoren 4 können dabei beliebiger Natur sein, z. B. magnetische oder optische Sensoren 4.

Der Geber 2 liefert daher mit der Taktfrequenz f eine Folge von Signalen. Die Folge von Signalen wird einer Logikschal­ tung 5 zugeführt. Die Logikschaltung 5 ist als verdrahtete Schaltung ausgebildet, im Gegensatz zu einer Schaltung, die ein Softwareprogramm abarbeitet. Sie ist also "hardwired". Die Logikschaltung 5 kann beispielsweise als umfeldprogram­ mierbares Gate Array (FPGA = field programmable gate array) ausgebildet sein. Auch eine Ausbildung als anwendungsspezifi­ scher integrierter Schaltkreis (ASIC) ist möglich. Aufgrund der Ausbildung der Logikschaltung 5 als verdrahtete Schaltung ist diese in der Lage, die Folge von Signalen mit derselben Taktfrequenz f zu verarbeiten und an eine übergeordnete Ver­ arbeitungseinheit 6 auszugeben, mit der die Folge von Signa­ len von den Sensoren 4 generiert wird.

Die Taktfrequenz f wird von einem Taktgenerator 7 erzeugt. Sie beträgt typischerweise mindestens 10 kHz, kann aber auch weit über ein MHz, z. B. bis zu 10 MHz betragen. Hiermit kor­ respondierend werden die Signale der Logikschaltung 5 mit ei­ nem zeitlichen Abstand von 100 µs (bei einer Taktfrequenz f von 10 kHz) bis 0,1 µs (bei einer Taktfrequenz f von 10 MHz) zugeführt. Selbstverständlich sind auch beliebige Zwischen­ werte möglich.

Die Verarbeitungseinheit 6 ist in der Regel ein Prozessor bzw. Controller, der ein Programm abarbeitet. Sie kann daher das von der Logikschaltung 5 gelieferte Nutzsignal nur mit einer erheblich geringeren Frequenz einlesen. Anhand des ein­ gelesenen Signals und gegebenenfalls weiterer Signale gibt die übergeordnete Verarbeitungseinheit 6 dann Steuersignale an den Motor 1 aus. Ferner gibt sie der Logikschaltung 5 eine Maximaldifferenz D, eine Schranke S und ein Rücksetzsignal R vor. Die Maximaldifferenz D und die Schranke 5 könnten alter­ nativ logikschaltungsintern auch fest vorgegeben sein. Auf die Bedeutung der Signale D, S und R wird nachstehend in Ver­ bindung mit Fig. 2 eingegangen.

Gemäß Fig. 2 weist die Logikschaltung 5 zunächst einen Code­ wandler 8 auf. Denn die Signale werden der Logikschaltung 5 als graycodierte Signale zugeführt. In der Logikschaltung 5 aber erfolgt eine Verarbeitung von Binärsignalen. Die Signale werden daher als erstes in der Logikschaltung 5 mittels des Codewandlers 8 einer Binärwandlung unterzogen. Die gesamte weitere Verarbeitung der Signale erfolgt dann unter Verwen­ dung der binärgewandelten Signale.

Die binärgewandelten Signale werden zunächst einem Haltere­ gister 9 zugeführt. Das Ausgangssignal des Halteregisters 9 wird an die Verarbeitungseinheit 6 ausgegeben. Das Eingangs­ signal und das Ausgangssignal des Halteregisters 9 werden ferner einem Differenzbildner 10 zugeführt. Dessen Ausgangs­ signal wird einem Vergleicher 11 zugeführt.

Dem Vergleicher 11 wird als zweites Eingangssignal die Maxi­ maldifferenz D zugeführt. Die Maximaldifferenz D wird der Lo­ gikschaltung 5 gemäß Fig. 2 also von der übergeordneten Verar­ beitungseinheit 6 vorgegeben. In der Regel ist die Maximal­ differenz D kleiner als drei, insbesondere meist gleich eins.

Im Vergleicher 11 wird überprüft, ob das Ausgangssignal des Differenzbildners 10 kleiner oder gleich der Maximaldifferenz D ist. Wenn ja, wird ein Einssignal, wenn nicht, ein Nullsig­ nal ausgegeben. Die aufeinander folgenden Signale werden also von der Logikschaltung 5 auf Einhalten der Maximaldifferenz D überprüft.

Der Wert der Maximaldifferenz D beruht dabei auf folgenden Überlegungen: Die Taktfrequenz f ist bekannt. Die maximale Drehzahl des Motors 1 ist ebenfalls bekannt. Ferner ist die Auflösung des eingesetzten Gebers 2 bekannt. Somit lässt sich ermitteln, um welchen Zahlenwert sich ein ordnungsgemäßes Signal zwischen zwei Abtastungen maximal geändert haben kann. Dieser Wert wird dann als Maximaldifferenz D vorgegeben bzw. gegebenenfalls eingestellt. Liegt die tatsächliche Differenz zweier aufeinanderfolgender Signale darunter bzw. erreicht sie gerade die Maximaldifferenz, so sind die Signale plausi­ bel. Wird die Differenz überschritten, liegt ein Fehler vor. In diesem Fall wird das spätere Signal von der Logikschaltung als fehlerhaft bewertet. Das Überprüfen auf Einhalten der Ma­ ximaldifferenz D stellt also die Plausibilitätsprüfung dar.

Das Ausgangssignal des Vergleichers 11 wird einerseits einem Steuereingang 12 des Halteregisters 9 zu geführt. Dadurch wird bewirkt, dass das spätere Signal nur dann in das Halte­ register 9 eingespeichert und so das frühere Signal verdrängt wird, wenn das spätere Signal als nicht fehlerhaft bewertet wird, das Plausibilitätskriterium also erfüllt wird. Nur in diesem Fall wird das spätere Signal dann auch als Nutzsignal an die übergeordnete Verarbeitungseinheit 6 ausgeben. Ansons­ ten bleibt das frühere Signal im Halteregister 9 erhalten. Bei Nichterfüllen des Plausibilitätskriteriums wird also die­ ses Signal von der Logikschaltung 5 weiterhin für die Durch­ führung des Fehlererkennungsverfahrens verwendet und auch von der Logikschaltung 5 als Nutzsignal an die übergeordnete Ver­ arbeitungseinheit 6 ausgeben.

Das Ausgangssignal des Vergleichers 11 wird ferner einem Rücksetzeingang 13 und über ein Inverterelement 14 einem In­ krementaleingang 15 eines logikschaltungsinternen Fehlerzäh­ lers 16 zugeführt. Hierdurch wird bewirkt, dass bei Nichter­ füllen des Plausibilitätskriteriums der Fehlerzähler 16 in­ krementiert und bei Erfüllen des Plausibilitätskriteriums zu­ rückgesetzt wird.

Das Ausgangssignal des Fehlerzählers 16 wird einem weiteren Vergleicher 17 zugeführt. Diesem wird als zweites Eingangs­ signal die vorgegebene Schranke 5 zugeführt. Die Schranke S weist üblicherweise einen Wert zwischen zwei und zehn auf. Wird die Schranke S vom Wert des Fehlerzählers 16 überschrit­ ten, so erkennt die Logikschaltung 5 auf Dauerfehler. Ansons­ ten liegt ein Einzelfehler vor.

Der Vergleicher 17 gibt als Ausgangssignal ein Steuersignal auf einen Setzeingang 18 eines Flipflops 19. Diese gibt dar­ aufhin ein Fehlersignal E aus. Das Flipflop 19 wird nur dann wieder zurückgesetzt, wenn von der übergeordneten Verarbei­ tungseinheit 6 das Rücksetzsignal R an einen Rücksetzeingang 20 des Flipflops 19 angelegt wird.

Unabhängig vom Ausgangssignal des Flipflops 19 wird stets das entsprechend obenstehendem Verfahren gefilterte Nutzsignal an die übergeordnete Verarbeitungseinheit 6 ausgegeben. Einzel­ fehler, die z. B. aufgrund elektromagnetischer Störungen auf­ treten können, werden aber nur logikschaltungsintern bemerkt und führen zum Ausfiltern solcher fehlerhaften Werte. Ein Dauerfehler hingegen wird an die Verarbeitungseinheit 6 ge­ meldet, so dass diese dann die weitere Verarbeitung der Ge­ bersignale unterdrücken kann.

Die Ausbildung der einzelnen Komponenten 8 bis 11, 14 bis 17, 19 der Logikschaltung 5 ist jedem Fachmann geläufig. Auf sie ist daher nicht detailliert eingegangen worden. Entscheidend ist lediglich, dass die Komponenten verdrahtet (hardwired) vorliegen. Ob die Logikschaltung 5 als programmierbare Schal­ tung (FPGA) oder als "in Silikon gegossene Schaltung" (ASIC) vorliegt, ist zweitrangig. Ferner ist in Fig. 2 die Zufuhr des Taktsignals vom Taktgenerator 7 nicht mit eingezeichnet. Auch diese Signalführung - und gegebenenfalls Verriegelung - ist jedem Fachmann geläufig.

Claims (15)

1. Fehlererkennungsverfahren für eine Folge von Signalen ei­ nes digitalen Gebers (2), wobei die Folge einer Logikschal­ tung (5) zugeführt wird, in der aufeinanderfolgende Signale hinsichtlich des Erfüllens eines Plausibilitätskriteriums miteinander verglichen werden, wobei das spätere Signal bei Nichterfüllen des Plausibilitätskriteriums von der Logik­ schaltung (5) als fehlerhaft bewertet wird und wobei die Sig­ nale der Logikschaltung (5) als graycodierte Signale zuge­ führt werden.

2. Fehlererkennungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass bei Nichterfüllen des Plausibilitätskriteriums das frühere Signal von der Logikschaltung (5) weiterhin für die Durchführung des Fehlererkennungsverfahrens verwendet wird.

3. Fehlererkennungsverfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass bei Erfüllen des Plausibilitätskriteriums das spätere Signal und bei Nichterfüllen des Plausibilitätskriteriums das frühere Signal von der Logikschaltung (5) als Nutzsignal an eine ü­ bergeordnete Verarbeitungseinheit (6) ausgegeben wird.

4. Fehlererkennungsverfahren nach einem der obigen Ansprüche, dadurch gekennzeichnet, dass die Signale in der Logikschaltung (5) einer Binärwandlung unter­ zogen werden und dass das Erfüllen des Plausibilitätskriteri­ ums von der Logikschaltung (5) anhand der binärgewandelten Signale überprüft wird.

5. Fehlererkennungsverfahren nach einem der obigen Ansprüche, dadurch gekennzeichnet, dass die aufeinanderfolgenden Signale im Rahmen der Prüfung auf Erfül­ len des Plausibilitätskriteriums von der Logikschaltung (5) auf Einhalten einer Maximaldifferenz (D) überprüft werden.

6. Fehlererkennungsverfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Maximaldifferenz (D) der Logikschaltung (5) vorgegeben wird.

7. Fehlererkennungsverfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Maximaldifferenz (D) kleiner als drei, insbesondere gleich eins, ist.

8. Fehlererkennungsverfahren nach einem der obigen Ansprüche, dadurch gekennzeichnet, dass bei Nichterfüllen des Plausibilitätskriteriums von der Logik­ schaltung (5) unterschieden wird, ob ein Einzelfehler oder ein Dauerfehler vorliegt.

9. Fehlererkennungsverfahren nach Anspruch 8, dadurch gekennzeichnet, dass bei Nichterfüllen des Plausibilitätskriteriums ein logikschal­ tungsinterner Fehlerzähler (16) inkrementiert und bei Erfül­ len des Plausibilitätskriteriums zurückgesetzt wird und dass von der Logikschaltung (5) auf Dauerfehler erkannt wird, wenn der Fehlerzähler (16) eine vorbestimmte Schranke überschrit­ ten hat.

10. Fehlererkennungsverfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Schranke (5) der Logikschaltung (5) vorgegeben wird.

11. Fehlererkennungsverfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die Schranke (S) zwischen zwei und zehn liegt.

12. Fehlererkennungsverfahren nach einem der obigen Ansprü­ che, dadurch gekennzeichnet, dass die aufeinanderfolgenden Signale der Logikschaltung (5) mit einem zeitlichen Abstand von maximal 100 µs, vorzugsweise maximal 10 µs, insbesondere maximal 1 µs, zugeführt werden.

13. Fehlererkennungsverfahren nach einem der obigen Ansprü­ che, dadurch gekennzeichnet, dass die Logikschaltung (5) als programmierbares Gate Array (PGA), insbesondere als umfeldprogrammierbares Gate Array (FPGA), ausgebildet ist.

14. Fehlererkennungsverfahren nach einem der obigen Ansprü­ che, dadurch gekennzeichnet, dass die Logikschaltung (5) als anwendungsspezifischer integrierter Schaltkreis (ASIC) ausgebildet ist.

15. Logikschaltung zur Durchführung eines Fehlererkennungs­ verfahrens nach einem der obigen Ansprüche.