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Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Interpolation von Inkrementalsignalen nach dem Oberbegriff des Anspruches 1. Desweiteren betrifft die vorliegende Erfindung ein Verfahren zur Interpolation von Inkrementalsignalen nach dem Oberbegriff des Anspruches 10.
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Eine gattungsgemäße Schaltungsanordnung sowie ein gattungsgemäßes Verfahren sind aus der deutschen Patentanmeldung
DE 195 06 276 A1 bekannt. Zur Vergrößerung der Auflösung eines inkrementalen Positionsmesssystems wird in dieser Druckschrift eine Interpolation, d. h. eine weitere Unterteilung der periodischen Inkrementalsignale vorgeschlagen. Wesentlich ist bei der vorgeschlagenen Interpolationsvariante, dass über einen Multiplexer jeweils Abgriffspaare einer Widerstandsbrückenschaltung zyklisch auf die Eingänge eines einzigen, nachgeordneten Komparators durchgeschaltet werden. Der realisierbare Interpolationsfaktor IF steht hierbei in direktem Zusammenhang mit der Anzahl von Widerständen bzw. der Zahl der Abgriffspaare in der Widerstandsbrücke. Dies bedeutet, dass im Fall eines höheren Interpolationsfaktors IF entsprechend mehr Widerstände in der Widerstandsbrückenschaltung und damit auch entsprechend mehr Leitungen des Multiplexers zum zyklischen Durchschalten der Abgriffspaare benötigt werden. So erfordert etwa ein Interpolationsfaktor IF = 100 insgesamt 400 geeignet dimensionierte Widerstände und Leitungen. Je mehr Widerstände und entsprechende Leitungen aber benötigt werden, desto größer ist auch der entsprechende Platzbedarf im Falle einer integrierten Schaltungsanordnung auf einem Chip. Eine integrierte Lösung ist somit insbesondere im Fall großer Interpolationsfaktoren aufgrund der hohen Anzahl erforderlicher Bauelemente nur mit einem deutlich erhöhten Platzverbrauch realisierbar.
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Eine weitere gattungsgemäße Schaltungsanordnung ist aus der Druckschrift
DE 89 15 310 U1 bekannt. Dabei werden analoge Abtastsignale in eine Analogsignal-Aufbereitungsschaltung eingespeist, über die eine Signalperiode der Abtastsignale in mehrere Sektoren zerlegt wird. Der Analogsignal-Aufbereitungsschaltung ist ein Schaltbaustein nachgeordnet, der die einzelnen Sektoren in einer vorbestimmten Folge einem Komparator zuführt. Am Ausgang des Komparators liegen dann phasenverschobene Rechtecksignalfolgen der gewünschten Frequenz an. Die Zerlegung in mehrere Sektoren erfolgt auch hier über ein Widerstandsnetzwerk, so dass auch bei dieser Lösung die bereits oben erwähnten Probleme resultieren.
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Aufgabe der vorliegenden Erfindung ist es daher, die gattungsgemäße Schaltungsanordnung bzw. das gattungsgemäße Verfahren dahingehend zu verbessern, dass auch im Fall höherer Interpolationsfaktoren die Anzahl erforderlicher Bauelemente nicht zu groß wird.
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Diese Aufgabe wird gelöst durch eine Schaltungsanordnung mit den Merkmalen im kennzeichnenden Teil des Anspruches 1.
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Vorteilhafte Ausführungsformen der erfindungsgemäßen Schaltungsanordnung ergeben sich aus den Maßnahmen, die in den von Anspruch 1 abhängigen Ansprüchen aufgeführt sind.
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Ferner wird die aufgeführte Aufgabe durch ein Verfahren gemäß dem kennzeichnenden Teil des Anspruches 10 gelöst.
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Vorteilhafte Ausführungsformen des erfindungsgemäßen Verfahrens ergeben sich aus den von Anspruch 10 abhängigen Ansprüchen.
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Erfindungsgemäß wird demzufolge die ursprünglich für einen bestimmten Interpolationsfaktor fest vorgegebene Widerstandsbrückenschaltung durch ein schaltbares Widerstandsnetzwerk ersetzt. Hierzu eignet sich vorzugsweise ein R-2R-Widerstandsnetzwerk. Durch ein geeignet dimensioniertes schaltbares Widerstandsnetzwerk lassen sich mit einer deutlich geringeren Anzahl erforderlicher Widerstände die benötigten Widerstandswerte der Brückenschaltung einstellen. Auch im Fall hoher Interpolationsfaktoren ist somit die Realisierung integrierter Lösungen ohne signifikant größeren Platzbedarf möglich, da deutlich weniger Bauelemente benötigt werden.
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Ferner reduziert sich aufgrund der deutlich geringeren Anzahl von Widerständen bei höheren Interpolationsfaktoren auch die Anzahl erforderlicher Leitungen des Multiplexers.
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Die Verwendung von R-2R-Widerstandsnetzwerken hat desweiteren zur Folge, dass lediglich ein definierter Widerstandwert R in der Widerstandsbrückenschaltung benötigt wird. Eventuelle Fertigungstoleranzen haben dann auf alle eingesetzten Einzelwiderstände die gleichen Auswirkungen. Es resultieren somit auch fertigungstechnische Vereinfachungen im Vergleich zur gattungsgemäßen Interpolationsanordnung, die die präzise Einhaltung definierter Widerstandsteilerverhältnisse erfordert.
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Im Rahmen der vorliegenden Erfindung existieren verschiedenste Ausführungsvarianten geeigneter Schaltungsanordnungen, die sich i. w. durch die Anzahl, Anordnung und/oder Ausgestaltung der benötigten Widerstandsnetzwerke unterscheiden. Derart ist sichergestellt, dass eine flexible Anpassung der vorliegenden Erfindung an verschiedenste Anforderungen möglich ist.
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Weitere Vorteile sowie Einzelheiten der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung mehrerer Ausführungsbeispiele anhand der beiliegenden Figuren.
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Dabei zeigt
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1 ein schematisiertes Blockschaltbild der erfindungsgemäßen Schaltungsanordnung;
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2 eine schematisierte Darstellung eines Teiles einer ersten Ausführungsform der erfindungsgemäßen Schaltungsanordnung;
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3a, 3b jeweils eine mögliche Variante eines geeigneten R-2R-Widerstandsnetzwerkes, das in Verbindung mit der Schaltungsanordnung in 2 einsetzbar ist;
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4a, 4b jeweils Blockschaltbilder von Teilen einer zweiten Ausführungsform der erfindungsgemäßen Schaltungsanordnung, wobei das schaltbare Widerstandsnetzwerk als gewichtetes Widerstandsnetzwerk ausgebildet ist.
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In 1 ist ein schematisiertes Blockschaltbild der erfindungsgemäßen Schaltungsanordnung dargestellt, anhand dessen nachfolgend das grundsätzliche Prinzip der vorliegenden Erfindung erläutert wird.
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Eingangsseitig liegen an der erfindungsgemäßen Schaltungsanordnung die analogen, periodischen Inkrementalsignale SIN, –SIN, COS und –COS an. Mit Hilfe der nachfolgend zu beschreibenden, erfindungsgemäßen Schaltungsanordnung erfolgt eine Interpolation der Inkrementalsignale, d. h. eine weitere Unterteilung derselben. Am Ausgang der Schaltungsanordnung stehen damit Positionsinformationen mit einer Auflösung zur Verfügung, die deutlich größer ist als die Auflösung der eingangsseitigen Inkrementalsignale SIN, –SIN, COS und –COS. Beispielsweise sind mit Hilfe der vorliegenden Erfindung Interpolationsfaktoren IF = 1000 realisierbar; gleichzeitig ist auch eine hochintegrierte Ausbildung der erfindungsgemäßen Schaltungsanordnung möglich. Die entsprechend hochaufgelösten Positionsinformationen können dann in einer nachgeordneten – nicht dargestellten – Folgeelektronik weiterverarbeitet werden, beispielsweise in einer numerischen Werkzeugmaschinensteuerung.
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Die eingangsseitigen Inkrementalsignale SIN, –SIN, COS und –COS werden in bekannter Art und Weise mit Hilfe einer – nicht dargestellten – Positionsmesseinrichtung erzeugt, die eine Abtasteinheit und eine periodische Messteilung umfasst. Im Fall der Relativbewegung von Abtasteinheit und Messteilung resultieren die periodischen Inkrementalsignale SIN, –SIN, COS und –COS. Die Art und Weise der Signalerzeugung spielt für die vorliegende Erfindung keine weitere Rolle, d. h. es können bekannte optische, magnetische, kapazitive oder aber induktive Abtastprinzipien eingesetzt werden. Ebenso können sowohl rotatorische als auch lineare Positionsmesseinrichtungen in Verbindung mit der vorliegenden Erfindung betrieben werden.
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Die Inkrementalsignale SIN und COS weisen einen üblichen Phasenversatz von 90° zueinander auf; die Signale –SIN bzw. –COS besitzen zu den Signalen SIN und COS jeweils einen Phasenversatz von 180° und werden auch als sog. Gegentaktsignale bezeichnet. Letztere sind nicht zwangsläufig erforderlich, sondern dienen lediglich zur Eliminierung von Gleichanteilen in den Signalen bzw. zur Verbesserung der Störsicherheit. Prinzipiell würde für die vorliegende Erfindung eingangsseitig somit ein Paar phasenersetzter Inkrementalsignale SIN, COS ausreichen.
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Die Inkrementalsignale SIN, –SIN, COS und –COS werden auf die Eingänge einer Widerstandsbrückenschaltung 1 geschaltet, die erfindungsgemäß als schaltbares Widerstandsnetzwerk ausgebildet ist und mehrere Brückenzweige sowie mehrere Abgriffe für die Ausgangssignale umfasst. Die Anzahl der Brückenzweige bzw. der Abgriffe ist hierbei abhängig vom jeweils erforderlichen Interpolationsfaktor IF. Das schaltbare Widerstandsnetzwerk ist in der Prinzipdarstellung der 1 nur schematisch angedeutet, eine Erläuterung konkreter Ausführungsbeispiele folgt im Verlauf der weiteren Beschreibung. An dieser Stelle sei lediglich erwähnt, dass es sich beim schaltbaren Widerstandsnetzwerk vorzugsweise um ein sog. R-2R-Widerstandsnetzwerk handelt; alternativ wäre als schaltbares Widerstandsnetzwerk auch ein gewichtetes Widerstandsnetzwerk einsetzbar. Ebenso können ggf. auch mehrere derartige Widerstandsnetzwerke in einer erfindungsgemäßen Schaltungsanordnung zum Einsatz kommen usw..
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Ein R-2R-Widerstandsnetzwerk umfasst eine erste Anzahl von Widerständen mit dem Widerstandswert R sowie eine zweite Anzahl von Widerständen mit dem Widerstandswert 2R. Aufgrund der gewählten Verschaltung des R-2R-Widerstandsnetzwerkes lassen sich innerhalb eines bestimmten Bereiches eine Vielzahl von Widerstandswerten definiert einstellen, indem entsprechende Schaltelemente im Widerstandsnetzwerk betätigt werden. In Bezug auf derartige R-2R-Widerstandsnetzwerke sei beispielsweise auf das Kapitel 23.2.3 in Tietze, Schenk: Halbleiterschaltungstechnik, 10. Aufl. (S. 754–755) verwiesen.
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Um mit Hilfe eines R-2R-Widerstandsnetzwerkes etwa einen Interpolationsfaktor IF = 1000 zu realisieren sind beispielsweise lediglich 44 Widerstände mit einem Widerstandswert R sowie 44 Leitungen zum Multiplexer erforderlich.
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Der Widerstandsbrückenschaltung 1 ist ein Komparator 3 nachgeordnet, auf dessen zwei Eingänge 3.1, 3.2 jeweils ein Abgriffspaar der Widerstandsbrückenschaltung 1 durchgeschaltet wird. Bei den an den Komparatoreingängen 3.1, 3.2 anliegenden Signalen handelt es sich jeweils um diejenigen Signale, die aus einem Paar gegenüberliegender Abgriffe der Widerstandsbrückenschaltung 1 resultieren, d. h. es handelt sich um die jeweils gegenphasigen Signale SIN, –SIN bzw. COS, –COS mit einem Phasenversatz von 180°.
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Ein Multiplexer 2 übernimmt das zyklische Durchschalten verschiedener Abgriffspaare, d. h. das Verbinden des Komparators 3 bzw. der Komparatoreingänge 3.1, 3.2 mit den verschiedenen Abgriffspaaren; das zyklische Durchschalten erfolgt hierbei mit einer Frequenz, die deutlich größer als die Frequenz der eingangsseitig anliegenden Inkrementalsignale SIN, –SIN, COS und –COS ist.
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Gleichzeitig übernimmt der Multiplexer 2 neben dem zyklischen Durchschalten der Abgriffspaare auch das korrekte Einstellen des schaltbaren Widerstandsnetzwerkes, indem dessen – in 1 nicht dargestellte – Schaltelemente geeignet synchronisiert betätigt werden. Der Multiplexer 2 ist vorzugsweise als Analog-Multiplexer ausgebildet.
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Im Komparator
3 erfolgt jeweils ein Wertevergleich der eingangsseitig anliegenden, gegenphasigen Signale aus einem Abgriffspaar, wie dies auch in der bereits erwähnten
DE 195 06 276 A1 erläutert ist. Je nach Vergleichsergebnis liegt am Komparatorausgang
3.3 entweder eine logische „0” oder eine logische „1” an, über die ein nachgeordneter Zähler
6 definiert angesteuert wird. Hierbei erfolgt beispielsweise im Fall einer vom Komparator
3 gelieferten logischen „0” ein Vorwärtszählen mit einer bestimmten Zählerschrittweite; im Fall einer am Komparatorausgang
3.3 anliegenden logischen „1” erfolgt ein Rückwärtszählen mit der jeweiligen Zählerschrittweite. Die Zählerschrittweite, d. h. die konkrete Größe eines einzelnen Zählschrittes, ist stets abhängig von der Dimensionierung der Widerstandsbrückenschaltung; beispielsweise lässt sich im Fall der Verwendung von ingesamt 11 Widerständen in einem R-2R-Netzwerk ein Interpolationsfaktor IF = 1000 realisieren, d. h. die Zählerschrittweite entspricht dann 360°/1000.
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Der jeweilige Zählerstand, der demnach dem Interpolationswert entspricht, gelangt anschließend zu einer Steuereinheit 4, die den aktuellen Zählerstand wiederum als codierte Information auf eine digitale Ausgangsstufe 8 ausgibt. Hierzu wird der entsprechende Zählerstand in eine definierte Bitfolge umgewandelt, die dann von der Ausgangsstufe seriell an eine Folgeelektronik zur Weiterverarbeitung übertragen wird.
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Der Steuereinheit 4, dem Zähler 6 sowie der Ausgangsstufe 8 wird von einer Taktgebereinheit 7 jeweils ein bestimmter Arbeitstakt vorgegeben. Dadurch wird im wesentlichen sichergestellt, dass alle Abläufe in der erfindungsgemäßen Schaltungsanordnung geeignet synchronisiert verlaufen. Besonders vorteilhaft erweist sich hierbei beispielsweise, wenn in den logischen HIGH-Phasen des Arbeitstaktes bestimmte Aufgaben des Komparators 3 abgearbeitet werden, während in den logischen LOW-Phasen bestimmte Aufgaben des Multiplexers 2 abgearbeitet werden oder umgekehrt.
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Die erfindungsgemäße Schaltungsanordnung umfasst desweiteren eine in einem geeigneten Speicherbaustein abgespeicherte Tabelle 5, über die der Multiplexer 2 in Abhängigkeit des aktuellen Zählerstandes das zyklische Durchschalten der Widerstandsbrückenschaltung 1 steuert. Gleichzeitig wird über die Tabelle 5 und den Multiplexer 2 damit auch die Einstellung der jeweils gerade erforderlichen Widerstandsbeschaltung des schaltbaren Widerstandsnetzwerkes der Widerstandsbrückenschaltung 1 gesteuert. In der Tabelle sind zu diesem Zweck eingangsseitig die möglichen Zählerstände Z abgespeichert, beispielsweise Zählerstände von Z = 0 bis Z = 400. Jedem Zählerstand Z ist ausgangsseitig eine definierte Bitfolge aus Werten „0” und „1” zugeordnet, über die das schaltbare Widerstandsnetzwerk 1 angesteuert wird. Beispielsweise kann hierzu eine Bitfolge mit einer Breite von 10 Bit vorgesehen werden, über die Schaltelemente des schaltbaren Widerstandsnetzwerkes 1 betätigt werde. Über die Tabelle 5 erfolgt demzufolge eine Umcodierung des aktuellen Zählerstandes Z bzw. des aktuellen Interpolationswertes in eine geeignete Bitfolge zur Ansteuerung des schaltbaren Widerstandsnetzwerkes 1. Hierzu stellt die Tabelle 5 demzufolge einen definierten Zusammenhang zwischen aktuellen Interpolationswerten und einer jeweils zugehörigen Einstellung des schaltbaren Widerstandsnetzwerkes her.
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Ferner weist die erfindungsmäße Schaltungsanordnung im dargestellten Beispiel einen Richtungsdiskriminator
9 auf, dem eingangsseitig die anlegenden Inkrementalsignale SIN, –SIN, COS und –COS zugeführt werden. Aus den jeweils anliegenden Inkrementalsignalen SIN, –SIN, COS und –COS ermittelt der Richtungsdiskriminiator in bekannter Art und Weise die jeweilige Bewegungsrichtung, d. h. VOR oder RÜCK und übermittelt diese Information an die Steuereinheit
4. Die Richtungsinformation wird von der Steuereinheit
4 genutzt, um bei einer eventuellen Richtungsumkehr sicherzustellen, dass keine Zählschrittinformation verloren geht, wie dies etwa in der
DE 195 06 276 A1 der Fall ist.
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Die vorab erläuterten Komponenten der erfindungsgemäßen Schaltungsanordnung können sowohl soft- als auch hardwaremäßig ausgebildet sein.
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Desweiteren ist es selbstverständlich möglich die Funktionalitäten mehrerer Komponenten in einer gemeinsamen funktionalen Einheit zu realisieren usw..
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Der Ersatz der üblicherweise fest vorgegebenen Widerstandsbrückenschaltung durch ein oder mehrere schaltbare Widerstandsnetzwerke in der erfindungsgemäßen Schaltungsanordnung bietet eine Reihe von Vorteilen gegenüber dem Stand der Technik. So ist insbesondere eine hochintegrierte Ausführung auf einem Chip auch bei großen Interpolationsfaktoren möglich, da der Bedarf an einzelnen Widerständen und Leitungen in der Widerstandsbrückenschaltung nicht mehr linear mit dem Interpolationsfaktor IF ansteigt. Der auf dem Chip erforderliche Platz für die zur Ansteuerung des Multiplexers 2 nötige Tabelle 5 bzw. den entsprechenden Speicherbaustein ist deutlich geringer als die ansonsten nötige Fläche für die Vielzahl von Widerständen bei hohen Interpolationsfaktoren.
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Anhand der werteren Figuren werden nachfolgend verschiedene Varianten bzgl. konkreter Anordnungen von schaltbaren Widerstandsnetzwerken in der erfindungsgemäßen Schaltungsanordnung erläutert.
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In 2 ist eine Teilansicht einer ersten Ausführungsform der erfindungsgemäßen Schaltungsanordnung in einem schematisierten Blockschaltbild dargestellt.
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Die periodischen Inkrementalsignale SIN, –SIN, COS und –COS gelangen zunächst auf eine Multiplexer-Schalteinheit 12, die in diesem Beispiel insgesamt 8 Schaltelemente 12.1–12.8 umfasst. Die Ansteuerung der Multiplexer-Schalteinheit 12 bzw. der entsprechenden Schaltelemente 12.1–12.8 übernimmt eine geeignete Multiplexer-Logikeinheit 112, die zu diesem Zweck wiederum von der – nicht dargestellten – Steuereinheit angesteuert wird. Im vorliegenden Beispiel besteht der Multiplexer demzufolge aus einer Multiplexer-Schalteinheit 12 sowie einer zur Ansteuerung desselben dienenden Multiplexer-Logikeinheit 112.
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Die am Ausgang der Multiplexer-Schalteinheit 12 anliegenden beiden Signale SIN1, SIN2 gelangen anschließend auf je ein schaltbares Widerstandsnetzwerk, 10a, 10b, welche jeweils als R-2R-Widerstandsnetzwerke ausgebildet sind. Die an den beiden Ausgängen 10a.2, 10b.2 der schaltbaren Widerstandsnetzwerke 10a, 10b anliegenden Signale werden schließlich auf die beiden Eingänge 13.1, 13.2 des Komparators 13 durchgeschaltet, über den diese in bekannter Art und Weise weiterverarbeitet werden.
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In den beiden 3a und 3b sind jeweils geeignete R-2R-Widerstandsnetzwerke 10a schematisiert dargestellt, wie sie in Schaltungsanordnungen gemäß 2 eingesetzt werden können. Für die Schaltungsanordnung gemäß 2 sind hierbei je zwei derartige R-2R-Widerstandsnetzwerke erforderlich. Funktionsgleiche Elemente sind in beiden Beispielen mit den gleichen Bezugszeichen bezeichnet.
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Die beiden Schaltungsvarianten der R-2R-Widerstandsnetzwerke 10a umfassen jeweils drei Einzelwiderstände mit dem Wert R sowie 5 Einzelwiderstände mit dem Wert 2R. Mithilfe von 4 Schaltelementen 11.1–11.4, die von der Multiplexer-Logikeinheit 112 angesteuert werden, lassen sich in definierter Art und Weise Widerstandswerte in einem vorgegebenem Intervall einstellen. An den Eingängen 10a.3 liegen jeweils die von der Multiplexer-Schalteinheit 12 kommenden Signale SIN1 an; über die Ausgänge 10a.2 werden die resultierenden Ausgangssignale auf den nachgeordneten Komparator durchgeschaltet. Über den Eingängen 10a.1 liegen die R-2R-Widerstandsnetzwerke 10a jeweils an einer Versorgungsspannung U0.
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Eine zweite Ausführungsform der erfindungsgemäßen Schaltungsanordnung sei abschließend anhand der beiden 4a und 4b erläutert.
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Hierbei zeigt 4a wiederum eine Teilansicht der zweiten Ausführungsform der erfindungsgemäßen Schaltungsanordnung in einem schematisierten Blockschaltbild. Die am Eingang anliegenden Inkrementalsignale SIN, –SIN, COS, –COS gelangen in dieser Ausführungsvariante auf insgesamt vier schaltbare Widerstandsnetzwerke 100a, 100b, 100c, 100d, die nunmehr jeweils als gewichtete Widerstandsnetzwerke bzw. gewichtete Widerstandsketten ausgebildet sind. Ein Ausführungsbeispiel eines derartigen gewichteten Widerstandsnetzwerkes ist in 4b schematisch dargestellt und umfasst wie gezeigt eine Reihe von seriell verschalteten Widerständen mit den Werten R, 2·R, ..., 2n·R. Ferner sind wiederum Schaltelemente 110.1–110.4 im Widerstandsnetzwerk vorgesehen, die von einer Multiplexer-Logikeinheit 1120 definiert angesteuert werden, um innerhalb eines bestimmten Intervalles vorgegebene Widerstandswerte einzustellen. Die an den Ausgängen der vier Widerstandsnetzwerke 100a, 100b, 100c, 100d resultierenden Signale gelangen auf die Eingänge einer Multiplexer-Schalteinheit 120, die vier Schaltelemente 120.1–120.4 umfasst, die ebenfalls von der Multiplexer-Logikeinheit 1120 angesteuert werden. Hierbei erfolgt die Ansteuerung der Schaltelemente 120.1–120.4 derart, dass ein zyklisches Durchschalten der verschiedenen gegenphasigen Abgriffspaare resultiert, die an den beiden Eingängen des nachgeordneten Komparators 130 anliegen.
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Dieses Ausführungsbeispiel unterscheidet sich somit in der Zahl und Art der eingesetzten Widerstandsnetzwerke vom vorhergehend erläuterten Beispiel. Ferner ist auch eine alternative Ausgestaltung des Multiplexers mit der zugehörigen Multiplexer-Schalteinheit sowie der Multiplexer-Logkeinheit vorgesehen.
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Neben den erläuterten Beispielen existieren hinsichtlich der konkreten Ausbildung geeigneter Schaltungsanordnungen im Rahmen der vorliegenden Erfindung selbstverständlich noch weitere Möglichkeiten.
