DE10059094A1 - Verfahren zur Korrektur eines Frequenzoffsets in einer PLL-Schaltung - Google Patents

Abstract

Bei den bisher bekannten Verfahren werden die VCOs durch Anlegen eines externen Prüfsenders und unter Verwendung von Varaktoren abgeglichen. DOLLAR A Nach dem neuen Verfahren wird die PLL-Schaltung durch Erzeugung einer Abgleichsspannung durch eine integrierte Kompensationsschaltung, die Freischwingfrequenz des VCOs auf die Sollfrequenz verschoben. Ein nochmaliger Abgleich ist jederzeit möglich. Das Anlegen eines externen Prüfsenders und der Einbau von flächenintensiven Varaktoren entfallen.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Frequenzabgleich von gesteuerten Os­ zillatoren in einer PLL (Phase-Locked-Loop)-Schaltung, gemäß dem Oberbegriff des Pa­ tentanspruchs 1.

PLL-Schaltungen werden zum phasenstarren Koppeln zwischen einer Nutzfrequenz und ei­ ner Referenzfrequenz verwendet. Sie sind im Allgemeinen bis auf wenige externe Bauteile wie Spule und Kondensator vollständig integriert. Ein wichtiges Anwendungsgebiet von PLL- Schaltungen sind die Sende- und Empfangseinheiten bei der drahtlosen Kommunikation, beispielsweise im Bereich von Handys. Im Allgemeinen bestehen PLL-Schaltungen aus ei­ nem Phasendedektor, der die Frequenz oder Phase einer Oszillators mit der Frequenz oder Phase eines Nutzsignals vergleicht und am Ausgang pulsweitenmodulierte Stromimpulse liefert, einem Schleifenfilter, der die Stromimpulse des Phasendedektors in eine Gleichspan­ nung umsetzt, einem gesteuerten Oszillator (VCO = Voltage-Control-Oszillator), dessen Fre­ quenz von der Gleichspannung des Schleifenfilters verändert wird. In Abhängigkeit des An­ wendungsgebiets der PLL-Schaltung werden unterschiedliche Regelmechanismen verwen­ det. Eine besonders häufige Art ist, daß der Oszillator mit steigender Spannung am Schlei­ fenfilter seine Frequenz erhöht, bis die Phasendifferenz zwischen der Oszillatorfrequenz und der Nutzfrequenz am Eingang des Phasenfilters minimal wird. Damit liegt eine phasenstarre Kopplung zwischen der Oszillatorfrequenz und der Nutzfrequenz vor und die PLL-Schaltung ist eingerastet. Ganz allgemein gilt: liegt die Differenz der beiden Frequenzen außerhalb des Aussteuerbereichs des Oszillators, kann die PLL-Schaltung nicht einrasten. Um bei der Her­ stellung der PLL-Schaltung die sogenannte Freischwingfrequenz des VCOs, die aufgrund der Toleranzen von den verwendeten Spulen und Kondensatoren streut, auf seine Sollfrequenz zu verschieben, muß vor Inbetriebnahme der PLL-Schaltung ein Abgleich durchgeführt wer­ den.

Bei den nach dem Stand der Technik bekannten Verfahren, beispielsweise erwähnt im Da­ tenblatt von 2000 der Firma "ATMEL Germany GmbH, U2801B, DECT Single-Chip Transcei­ ver", wird nach der Herstellung einer integrierten PLL-Schaltung, mittels eines dafür einge­ bauten Digital/Analog (D/A)-Wandler, der einen Spannungswert für einen Varaktor erzeugt, die Freischwingfrequenz dar VCOs auf die Sollfrequenz des Oszillators (VCO) abgeglichen. Hierzu wird die Kapazität des Varaktors verändert, bis die Frequenz des Oszillators mit der am Antenneneingang eingekoppelten Sollfrequenz übereinstimmt.

Nachteil des bisherigen Verfahrens ist es, daß die Kalibrierung der PLL-Schaltung mittels ei­ nes Prüfsenders, der die Referenzfrequenz am Antenneneingang anlegt, erst am fertigen Produkt durchgeführt wird und sehr kostenintensiv ist. Damit können, die mit der Alterung der Bauelemente oder die mit der Temperatur verbundenen Toleranzen, nicht kompensiert wer­ den. Nachteilig ist ferner, daß der Varaktor, entsprechend des abzugleichenden Frequenzbe­ reiches, in Summe mit dem D/A-Wandler und einer Auswertelogik eine erhebliche Chipfläche benötigt.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren anzugeben, mit dem sich ein auto­ matischer Abgleich eines gesteuerten Oszillators einer PLL-Schaltung durchführen läßt. Eine weitere Aufgabe der Erfindung besteht darin, eine Schaltungsanordnung zur Durchführung des Verfahrens anzugeben, die sich einfach und kostengünstig herstellen läßt.

Die erstgenannte Aufgabe wird durch die Merkmale des Patentanspruches 1 gelöst. Die Schaltungsanordnung zur Durchführung des Verfahrens durch die Merkmale des Patentan­ spruches 8 gegeben. Günstige Ausgestaltungsformen sind Gegenstand von Unteransprü­ chen.

Hiernach besteht das Wesen der Erfindung darin, daß die PLL-Schaltung sich selbst durch Erzeugung eines internen Kompensationssignal kalibriert. Hierzu wird bei einer PLL- Schaltung der Frequenzoffset, d. h. die Abweichung der Ausgangsfrequenz (Freischwingfre­ quenz) eines gesteuerten Oszillators von einer Sollfrequenz, die in einem Phasen- oder ei­ nem Frequenz- und Phasendedektor in Verbindung mit einem Schleifenfilter eine der Abwei­ chung proportionales Ausgangssignal erzeugt, dadurch kompensiert, indem eine Steuerein­ heit das Ausgangssignal des Schleifenfilters mit einem Sollsignal vergleicht und dem Oszil­ lator ein Kompensationssignal zuführt.

Es ist dabei vorteilhaft den Wert des Kompensationssignals bei Betriebsbeginn der PLL- Schaltung zu ermitteln und zu speichern, um im nachfolgenden Betrieb der PLL-Schaltung von der Steuereinheit immer den zuletzt gespeicherten Wert des Kompensationssignals an den Oszillator anzulegen. Damit ist es möglich den Abgleich nur einmal bei der erstmaligen Inbetriebnahme der PLL-Schaltung durchzuführen.

Gegenüber dem bisherigen Stand der Technik, kann mit dem neuen Verfahren die Aus­ gangsfrequenz des gesteuerten Oszillators durch Anlegen eines intern erzeugten Kompen­ sationssignals auf die Sollfrequenz korrigiert werden. Damit entfällt das Einkoppeln einer Sollfrequenz. Ferner läßt sich erheblich Chipfläche einsparen, da die flächenintensiven Va­ raktoren und die D/A-Wandler entfallen. Des weiteren ist das Verfahren unabhängig davon, ob innerhalb der PLL-Schaltung als Signalgrößen Strom- oder Spannungsamplituden bzw. strom- oder spannungsgesteuerte Oszillatoren verwendet werden.

Im Allgemeinen wird von den Schleifenfiltern eine Spannung als Ausgangssignal zur Verfü­ gung gestellt. Es ist daher vorteilhaft den Abgleich der PLL-Schaltung auf der Grundlage von Spannungswerten als Signalgrößen durchzuführen. Des weiteren ist es vorteilhaft für den Abgleich diskrete Schritte d. h. Zeitintervalle zu verwenden. Hierzu wird von dar Steuereinheit in einem ersten Intervall ein erster Wert einer Kompensationsspannung an den Oszillator an­ gelegt, um die Differenz zwischen der Schleifenfilterspannung und der Sollspannung zu kompensieren. Untersuchungen der Anmelderin haben dabei gezeigt, daß es vorteilhaft ist, wenn der Wert der angelegten Spannung die ermittelte Spannungsdifferenz überkompen­ siert. Der Vorteil der Überkompensation besteht darin, dass sich die PLL-Schaltung trotz der nicht linearen Abhängigkeit der Ausgangsfrequenz des Oszillators von einer anliegenden Steuerspannung schnell abgleichen läßt. In den nachfolgenden Intervallen wird der Wert der Kompensationsspannung sukzessive reduziert, bis die Differenz zwischen der Ausgangs­ spannung des Schleifenfilters und der Sollspannung innerhalb eines vorgegeben Intervalls liegt.

In einer Weiterbildung des Verfahrens wird zu Beginn die Grenzfrequenz des Schleifenfilters erhöht, indem beispielsweise ein Widerstandswert des Schleifenfilters geändert wird. Nach dem Abgleich wird der Widerstandswert wieder auf seinen Ausgangswert zurückgesetzt. Der Vorteil ist, daß die PLL-Schaltung auch größere Frequenzunterschiede, wie sie besonders bei Beginn des Abgleichs auftreten, korrigieren kann und die PLL-Schaltung einrastet.

In einer anderen Weiterbildung des Verfahrens wird zu Beginn des Abgleichs die Bandbreite der PLL-Schaltung erhöht, indem der Phasendedektor das Modulationsverhältnis ändert. Hierzu erhöht der Phasendedektor im ersten Intervall die Amplitude der Strominpulse bei­ spielsweise um den Faktor 10. Damit wird auch bei großen Unterschieden zwischen der Freischwingfrequenz und der Sollfrequenz eine Ausgangsspannung am Schleifenfilter er­ zeugt mit der von der Steuereinheit eine erste Kompensationspannung berechnet werden kann. In den weiteren Intervallen wird dann das Modulationsverhältnis sukzessive bis auf seinen Ausgangswert zurückgeführt.

Durch eine Kombination von der Erhöhung der Grenzfrequenz des Schleifenfilters und einer Änderung des Modulationsverhältnis des Phasendedektors wird eingangsseitig eine beson­ ders große Bandbreite bei der PLL-Schaltung erreicht. Damit lassen sich auch größere Bau­ teiltoleranzen, beispielsweise von den Spulen und den Kondensatoren, kostengünstig aus­ gleichen. Des weiteren ist es gegenüber dem bisherigen Stand der Technik vorteilhaft, die Größe der Rückführung des Modulationsverhältnis und der Grenzfrequenz auf die jeweiligen Ausgangswerte von den einzelnen Intervallen an die Größe der Kompensationsspannung zu koppeln.

Untersuchungen der Anmelderin haben gezeigt, daß es vorteilhaft ist, den Abgleich durch ein externes Triggersignal einzuleiten. Hierzu wird der Phasendedektor zu Beginn des Kompen­ sations von einem Schaltelement mit einem Abgleichsoszillator verbunden und am Ende des Abgleichs wieder getrennt. Des weiteren läßt sich mit dem Schaltelement eine Teilerstufe hinzuschalten, die die Frequenzen des gesteuerten Oszillators und der Referenzfrequenz einander anpaßt. Ferner wird die Steuereinheit durch das Triggersignal veranlaßt, eine Kom­ pensationsspannung an den Oszillator anzulegen, bzw. eine bereits angelegte Kompensati­ onsspannung zu korrigieren. Durch die Möglichkeit den Abgleich mittels einem Triggersignal einzuleiten, läßt sich gegenüber dem bisherigen Stand der Technik ein Frequenzabgleich bei der PLL-Schaltung beliebig oft durchführen und damit auch die Toleranzen aus einem Tem­ peraturgang der Bauelemente und der Alterung der Bauelemente kompensieren. Dabei ist es vorteilhaft, wenn die Steuereinheit das Ende des Abgleichs mittels eines Ergebnissignals an­ zeigt und für einen nochmaligen Abgleich den bisher gespeicherten Spannungswert als Aus­ gangspunkt verwendet. Ein Nachabgleich läßt sich damit sehr schnell durchführen und erhält über die Betriebsdauer der PLL-Schaltung deren volle Funktionalität.

Mit der vorliegenden neuen PLL-Schaltungsanordnung, die eine integrierte Abgleichschal­ tung aufweist, wird in vorteilhafter Weise die Umsetzung des erfindungsgemäßen Verfahrens ermöglicht. Sie schafft eine Abgleichschaltung zum Liefern einer Kompensationsspannung für eine PLL-Schaltungsanordnung mit folgenden Merkmalen, einer Schalteinheit, die in ei­ nem ersten Zustand einen ersten Eingang eines Phasendedektors von einer Signalleitung trennt und mit einem Abgleichsoszillator verbindet; und einer Steuereinheit deren ersten Ein­ gang mit einem Ausgang des Schleifenfilters verbunden ist, und an deren zweiten Eingang eine Sollspannung anliegt, und deren Ausgang eine Kompensationsspannung liefert und mit einem gesteuerten Oszillator verbunden ist, wobei die Kompensationsspannung einem, zu der Differenz von Soll- und Ausgangsspannung umgekehrten Vorzeichen aufweist.

Der Vorteil der PLL-Schaltung mit der integrierten Abgleichschaltung gemäß der zweitge­ nannten Aufgabe der vorliegenden Erfindung gegenüber dem Stand der Technik besteht darin, daß dieselbe eine Einstellbarkeit des gesteuerten Oszillators ermöglicht, ohne daß externe Signale benötigt werden. Die insbesondere mit dem Schwingkreis des VCOs ver­ bundenen Bauelementtoleranzen werden mit einer von der PLL-Schaltung selbst erzeugten Kompensationsspannung abgeglichen und die Freischwingfrequenz des VCOs auf die ge­ wünschte Sollfrequenz verschoben. Durch die interne Einstellbarkeit ist es jederzeit möglich, eine Kalibrierung auch während des Betriebes der PLL-Schaltung durchzuführen und damit die bestmögliche Eingangsempfindlichkeit einer Empfangsschaltung beispielsweise in Tele­ fonen auch nach längerer Betriebszeit bereitzustellen. Mit der Verwendung eines Frequenz­ teilers kann zum Abgleich des VCOs auf die Sollfrequenz die Referenz aus Oszillatorstufen von anderen Schaltungsstufen verwendet werden.

Das erfindungsgemäße Verfahren soll nachfolgend anhand eines Ausführungsbeispiels im Zusammenhang mit einer Zeichnung erläutert werden. Es zeigt die

Fig. 1 Ein Blockschaltbild einer PLL-Schaltungsanordnung mit integrierter Abgleichseinheit.

Fig. 1 zeigt eine PLL-Schaltungsanordnung 100, wie sie beispielsweise in einem Handy be­ nutzt wird. Die Aufgabe der abgebildeten PLL-Schaltungsanordnung 100 ist es, in Abhängig­ keit der Phasenlage zwischen einem Signal eines gesteuerten Oszillators (VCO) und einem Eingangssignal SIN, das von einer vorgeschalteten Schaltungseinheit (nicht abgebildet) zur Verfügung gestellt wird, eine Ausgangsspannung USF zu erzeugen, das als Eingangssignal für eine nachfolgende Schaltungseinheit (nicht abgebildet) dient. Die PLL- Schaltungsanordnung 100 weist einen ersten Eingang 105, an dem das Eingangssignal SIN anliegt, einen zweiten und dritten Eingang 110 und 115, an denen ein Triggersignal S1 an­ liegt, einen vierten Eingang 130, an dem eine Sollspannung US anliegt, einen ersten Aus­ gang 160, an dem das digitale Ausgangssignal USF anliegt und einen zweiten Ausgang 125, an dem ein Ergebnissignal RO anliegt, das von einem Prozessor einer anderen Schaltungs­ einheit (nicht abgebildet), der auch das Triggersignal S1 erzeugt, ausgewertet wird.

Innerhalb der PLL-Schaltungsanordnung 100 ist der erste und der zweite Eingang 105 und 110 mit einen Schaltelement E verbunden. Des weiteren ist der Ausgang eines Abgleichsos­ zillators CL, an dem eine Abgleichsfrequenz FCL anliegt, mit dem Schaltelement E ver­ schaltet. Ferner liegt an einer dritten Eingangsleitung 135 des Schaltelementes E die mittels eines Frequenzteilers DX geteilte Ausgangsfrequenz FO/N an, während der vierte Eingang des Schaltelementes E, an dem die ungeteilte Ausgangsfrequenz FO des gesteuerten Os­ zillators anliegt, mit dsm Knoten 140 verbunden ist. Des weiteren ist ein erster Ausgang des Schaltelemantes E mittels einer Verbindung 154, an der je nach Schaltzuetand des Schaltelementes E entweder das Eingangsignal SIN oder die Referenzfrequenz FCL anliegt, mit ei­ nem ersten Eingang eines Phasendedektors PD verschaltet, während ein zweiter Ausgang des Schaltelementes E mittels einer Verbindung 150, an der entsprechend dem Schaltzu­ stand des Schaltelementes E entweder die geteilte oder ungeteilte Frequenz FO/N bzw. FO des Oszillators CO anliegt, mit einem zweiten Eingang des Phasendedektors PD verbunden ist. Der Ausgang des Phasendedektor PD, an dem pulsweitenmodulierte Ausgangsimpulse anliegen mit dem Eingang eines Schleifenfilters SF verschaltet. Der Ausgang des Schleifen­ filters SF, an dem das Ausgangsspannung USF anliegt, ist mit dem Konten 120 verbunden, mit dem auch der Eingang eines gesteuerten Oszillators CO und ein erster Eingang einer Steuereinheit ST verschaltet sind. Die Steuereinheit ST weist einen zweiten Eingang auf, an dem das Triggersignal S1 anliegt und ist mit ihrem Ausgang, an dem die Kompensations­ spannung UF anliegt, mittels der Leitung 155 mit einem zweiten Eingang des Oszillators CO verschaltet. Des weiteren weist die Steuereinheit ST einen zweiten Ausgang auf, an dem das Signal RO anliegt. Der Ausgang des gesteuerten Oszillators CO an dem die Frequenz FO anliegt, ist mit dem Knoten 140 verschaltet.

Im Folgenden wird die Funktionsweise der PLL-Schaltungsanordnung 100 erläutert, die durch die Erzeugung der Kompensationsspannung UF für den gesteuerten Oszillator CO sich selbst kompensiert. Dabei lassen sich zwei Betriebsarten unterscheiden.

Die erste Betriebsart, in der die PLL-Schaltung sich abgleicht, beginnt, wenn das Triggersi­ gnal S1 auf "high" schaltet. Dabei wird von dem Schaltelement E der erste Eingang des Phasendedektors PD von der Signalleitung getrennt und mit dem Referenzoszillator CL ver­ bunden, und der zweite Eingang des Phasendedektors PD von der ungeteilten Frequenz FO des Oszillator CO getrennt und mittels des Frequenzteilers DX mit der geteilten Frequenz FO/N verbunden. Ferner wird durch das Triggersignal S1 die Steuereinheit ST veranlaßt, im ersten von der Steuereinheit ST definierten Zeitintervall, die Differenz zwischen der Soll­ spannung UREF und der Schleifenfilterspannung USF zu ermitteln und das inverse des der­ art ermittelten Wertes als Offsetspannung UF, erhöht um eine kleine zusätzliche Spannung zur Überkompensation, an dem zweiten Eingang des gesteuerten Oszillators CO anzulegen. Durch diese Kompensationsspannung ändert der gesteuerte Oszillator CO seine Schwingfrequenz FO derart, daß sich die Phasendifferenz zwischen der Referenzfrequenz und der geteilten Frequenz FO/N verringert. Damit erhöht sich die Ausgangsspannung USF am Schleifenfilter SF. In einem zweiten Zeitintervall wird die Abweichung der Ausgangsspan­ nung USF des Schleifenfilters SF in der Steuereinheit ST erneut ermittelt und die Kompen­ sationsspannung UF entsprechend korrigiert. In den nachfolgenden Intervallen wird die Kompensationsspannung UF weiter korrigiert, bis die ermittelte Differenz zwischen der Soll­ spannung US und der Ausgangsspannung USF kleiner als ein vorgegebener Wert ist. Ist diese Bedingung erfüllt, legt die Steuereinheit ST ein Ergebnissignal RO an, das beispiels­ weise einen Prozessor in einer anderen Schalteinheit (nicht abgebildet) veranlaßt, das Triggersignal S1 auf "low" zu legen. Damit wird die zweite Betriebsart eingeleitet, bei der das Schaltelement E den ersten Eingang des Phasendedektors PD von dem Referenzoszillator CL trennt und mit dem Eingangssignal SIN verbindet, und den zweiten Eingang des Phasen­ dedektors PD von der geteilten Frequenz FO/N trennt und mit der ungeteilten Frequenz des Oszillators CO verbindet. Die Ausgangsspannung USF des Schleifenfilters bestimmt sich nun durch die Phasendifferenz zwischen der Signalfrequenz SIN und der Ausgangsfrequenz FO des Oszillators CO. Entsprechend der Ausführungsform des Phasendedektors PD wird beispielsweise bei Phasengleichheit der maximale Wert der Ausgangsspannung erreicht, während bei einer Phasenverschiebung von 180 Grad die Ausgangsspannung USF den Wert Null annimmt.

Claims (9)

1. Verfahren zum Frequenzabgleich von gesteuerten Oszillatoren in einer PLL-Schaltung, bei welcher
die Differenz zwischen zwei Frequenzen am Eingang eines Phasendedektors (PD) das Ausgangssignals (USF) eines Schleifenfilters (SF) bestimmt,
das Ausgangssignals (USF) des Schleifenfilters (SF) die Ausgangsfrequenz (FO) ei­ nes gesteuerten Oszillators (CO) bestimmt,
dadurch gekennzeichnet, daß
die Abweichung der Ausgangsfrequenz (FO) des gesteuerten Oszillators (CO) von einer Sollfrequenz (FCL) kompensiert wird, indem das Ausgangssignal (USF) des Schleifen­ filters (SF) in einer Steuereinheit (ST) mit einer vorgegebenen Sollspannung (UREF) verglichen wird, und
die Steuereinheit (ST) dem Oszillator (CO) ein Kompensationssignal (UF) zuführt, das die Abweichung des Ausgangsignals (USF) von einem gegebenen Sollwert ausgleicht.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Ermittlung des Kom­ pensationssignal (UF) bei Betriebsbeginn der PLL-Schaltung durchgeführt und anschlie­ ßend gespeichert wird.

3. Verfahren nach Anspruch 1 und Anspruch 2, dadurch gekennzeichnet, daß als Signal­ größe vorzugsweise eine Spannung verwendet wird und in einem ersten Zeitintervall ein erster Wert der Kompensationsspannung (UF) angelegt wird, der die Abweichung über­ kompensiert, und sofern die Differenz zwischen der Ausgangsspannung (USF) und dem Sollwert außerhalb einem vorgegebenen Intervall liegt, in weiteren Zeitintervallen weitere Kompensationsspannungen (UF) angelegt werden, deren Beträge sich sukzessive redu­ zieren.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zu Beginn des Abgleichs die Grenzfrequenz des Schleifenfilters (SF) erhöht wird, indem vorzugs­ weise ein Widerstandswert des Schleifenfilters (SF) geändert wird und am Ende des Ab­ gleichs die Grenzfrequenz auf den Anfangswert zurückgesetzt wird.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zu Beginn des Abgleichs der Phasendektor (PD) die Amplitudendämpfung im Schleifenfilter (SF) verringert, indem er sein Modulationsverhältnis ändert und am Ende des Abgleichs die Amplitudendämpfung auf den Ausgangswert zurücksetzt.

6. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, daß zu Beginn des Abgleichs ein steuerbares Schaltelement (E), das mit einem Steuer­ signal (S1) getriggert wird, eine Eingangsleitung (RI) von der Signalleitung (SIN) abtrennt und mit einem Vergleichsoszillator (CL) verbindet und am Ende des Abgleichs den An­ fangszustand wiederherstellt.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß zu Beginn des Abgleichs die Ausgangsfrequenz (FO) mittels eines Frequenzteilers (DX) korrigiert wird, sofern die Ausgangsfrequenz (FO) sehr verschieden von der Abgleichsfrequenz (FCL) ist, in dem das Schaltelement (E) den Frequenzteiler (DX) zwischen den Oszillator (CO) und den Eingang (RF) des Phasendedektors (PD) schaltet und am Ende des Abgleichs den Fre­ quenzteiler (DX) wieder entfernt.

8. PLL-Schaltungsanordnung zur Umsetzung des erfindungsgemäßen Verfahrens nach ei­ nem oder mehreren der vorangegangenen Ansprüche, mit
einem Phasendedektor (PD) das mit einem Schleifenfilter (SF) verbunden ist, und
einem gesteuerten Oszillator (CO) der mit dem Schleifenfilter (SF) verbunden ist,
dadurch gekennzeichnet, daß
die Schaltungsanordnung mindestens eine Steuereinheit (ST) aufweist, die mit dem Schleifenfilter (SF) verbunden ist, und
die Steuereinheit (ST) ihrerseits mit dem gesteuerten Oszillator (CO) verbunden ist.

9. PLL-Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Schal­ tungsanordnung ein steuerbares Schaltelement (E) aufweist, das einen ersten Eingang eines Phasendedektors (PD) mit einem Abgleichsoszillator (CL) verbindet oder trennt und einen zweiten Eingang des Phasendedektors (PD) mit der ungeteilten oder geteilten Frequenz verbindet oder trennt.