DE10053724A1

DE10053724A1 - MOS-Ttansistorstruktur mit Sockel zum Schutz gegen elektrostatische Entladungen und Verfahren zum Herstellen einer solchen Struktur

Info

Publication number: DE10053724A1
Application number: DE2000153724
Authority: DE
Inventors: Alvin Sugerman
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 1999-11-19
Filing date: 2000-10-30
Publication date: 2001-05-23
Also published as: JP2001237329A

Abstract

Es wird eine ESD-Schutzvorrichtung geschaffen, die eine Transistorstruktur mit aktiven Grabenbereichen enthält, um dazwischen ein Sockelgategebiet zu schaffen. Die Transistorstruktur wird aus einem oder mehreren MOS-Transistoren, entweder MOS-Transistoren vom N-Typ, MOS-Transistoren vom P-Typ oder beiden Typen, geschaffen. Die aktiven Gebiete werden bis zu einer auswählbaren Tiefe geätzt, so daß sie unter einer Ebene liegen, die der Ebene der Grenzschicht zwischen Gate-Oxid und epitaktischer Oberfläche entspricht. Ein anschließender Einbau des geeigneten Dotierungsstoffes in die aktiven Bereiche stellt die höheren Ladungsträgerkonzentrationen entfernt von der Grenzschicht zwischen Gate-Oxid und epitaktischer Oberfläche ein. Insbesondere wird der Transistorkanal gut unterhalb dieser Grenzschicht eingerichtet, um die Erzeugung von Hotspots zu minimieren, die ansonsten durch die Nähe der höchsten Konzentration des Dotierungsstoffes zur isolierenden Gate-Oxidschicht hervorgerufen werden. Eine Aufwärtsdiffusion des Dotierungsstoffes in Richtung auf diese Oxidschicht hat einen LDD-artigen Schutz der Transistorfunktion zur Folge, um Effekte energiereicher Elektronen zu minimieren.

Description

Die Erfindung betrifft Einrichtungen zum Schutz gegen elektrostatische Entladungen. Elektrostatische Entladungen (nachfolgend ESD genannt; ESD = electrostatic discharge). Schutzeinrichtungen gegen derartige elektrostatische Entla dungen werden nachfolgend mit ESDP bezeichnet (P = Protecti on).

Insbesondere bezieht sich die vorliegende Erfindung auf die Bildung von Metall-Oxid-Silicium-(MOS)-Transistoren mit ESDP-Fähigkeit und konkreter auf die Herstellung von MOS- Transistorstrukturen mit einer Sockelformation, um das Gate von den darunter liegenden Draingebieten mit niedriger Dichte (LDD) solcher MOS-Transistoren wirksam zu isolieren.

Die Herstellung zunehmend kleinerer integrierter Schal tungsvorrichtungen (IC) hat die Abhängigkeit von effektiven kleineren ESDP-Vorrichtungen erhöht. Bekanntlich treten ge wöhnlich an den Anschlüssen von ICs als elektrostatische Ent ladungen bezeichnete Übergangsspannungsstöße auf, die mehrere tausend Volt betragen können. Diese Anschlüsse sind mit akti ven Schaltungskomponenten einschließlich, nicht aber darauf beschränkt, Bipolar- und MOS-Transistoren elektrisch gekop pelt. Es ist wichtig, ESD-Erscheinungen zu blockieren oder ESD-Erscheinungen von den Gates von Transistoren, insbesonde re denjenigen Transistoren, die als Schaltungspuffer dienen, weg zu leiten, um sicherzustellen, daß die Transistoren nicht zerstört oder in anderer Weise beeinträchtigt werden. Wenn dies geschieht, kann der Betrieb der Schaltung nachteilig be einflußt werden, einschließlich der Möglichkeit eines Syste mausfalls.

Da ESD-Probleme weitverbreitet sind, wurden vielfältige Lösungen entwickelt. Diese Lösungen beinhalteten zum größten Teil die Hinzufügung von Transistoren oder Dioden mit niedrigem Durchschlag, die zwischen dem Eingang/Ausgang und Puffer plaziert wurden, um die ESDs vom Puffer weg zu leiten. Das heißt, der Transistor oder die Diode ist so ausgelegt, daß er oder sie bei erwarteten Potentialwerten nicht leitet und lei tet, wenn ein Potential an einem Eingangs- oder Ausgangspuf ferknoten diese erwarteten Werte überschreitet. Wenn sie durch das höhere Potential als erwartet eingeschaltet wird, leitet die ESD-Vorrichtung einen mit solchen Übergangsbedin gungen verbundenen Strom vom kritischen Pufferknoten weg. Ge wöhnlich ist es wünschenswert, daß der Übergangsstrom zu ei ner Niederpotential-Leistungsschiene, im allgemeinen als Er dung definiert, abgeleitet wird. Es wurden MOS-Transistoren vom N-Typ (NMOS) verwendet, um dieses Ziel zu erreichen.

In jüngster Zeit wurden mehrere NMOS-Transistoren in ei ner parallelen Kombination verwendet, um einen Schutz zu schaffen. Bei solch einer Konfiguration ist es jedoch wichtig sicherzustellen, daß jeder der "Finger" der Kombination zu im wesentlichen der gleichen Zeit einschaltet. Gelingt dies nicht, wird als Folge der erste der Transistoren in der Grup pe einschalten, so daß er die gesamte Übergangslast trägt. Dies bewirkt im allgemeinen einen Ausfall dieser Transistor einheit sowie der gesamten ESD-Schutzvorrichtung. In diesen Vorrichtungen ist ein Ballast- bzw. Stabilisierungswiderstand als eine Einrichtung erforderlich, um Probleme des nicht gleichzeitigen Einschaltens zu mildern; die Stabilisierung, die oft erforderlich ist, kann jedoch zu inakzeptablen Zunah men in der Größe von Transistorgruppen führen. Schwankungen, die während einer Bearbeitung der früheren ESD-Vorrichtungen mit Stabilisierung auftreten, ergeben ferner sehr oft einen unzuverlässigen ESD-Schutz, insbesondere wo man sich darauf verließ, daß vertikale Bahnen und Feldoxide den Widerstand schaffen. Es ist bekannt, daß solche Bahnen von einer Stelle zu einer anderen im Widerstand beträchtlich variieren können.

Obgleich enorme Anstrengungen unternommen werden, die Herstellung von Halbleitervorrichtungen so genau wie möglich zu machen, bleiben Unberechenbarkeiten in den Charakteristi ken aktiver Vorrichtungen von einem Produktionslauf zu einem anderen und sogar innerhalb von Produktionsläufen bestehen. Unter der Annahme einer fortschreitenden Größenreduzierung und Zunahme der Komplexität der gegenwärtig hergestellten Vorrichtungen werden die Probleme verstärkt, die mit etwaigen Unberechenbarkeiten in z. B. Dotierniveaus, Dotiertiefen, Aus richtung bzw. Justierung und dergleichen verbunden sind. Da her ist es wichtig, verschiedene aktive Bereiche soweit wie möglich zu isolieren, so daß die Mängel in einem Bereich nicht automatisch benachbarte aktive Bereiche schädlich be einflussen. Da es immer schwieriger wurde, lateral zu isolie ren, erscheint es zweckmäßig, die Bereitstellung eines ESD- Schutzes durch eine gewisse Form einer vertikalen Modifizie rung an der den Schutz liefernden Struktur, vorzugsweise als Teil der Herstellung der zu schützenden Vorrichtung, in Be tracht zu ziehen.

Isolierungsbereiche und aktive Bereiche einer Vorrichtung werden als Teil eines integrierten Herstellungsprozesses ge bildet. Der Prozeß schließt eine Reihe von "Masken"-Schritten ein, die unter Verwendung von Photoresistmaterialien genutzt werden, um die Grenzen von Gebieten eines Halbleitermaterials zu definieren, die geätzt oder mit einem Dotierungsstoff im plantiert werden sollen. Gemäß dem Wunsch, zunehmend kleinere Systeme herzustellen, ist natürlich ein Ziel, Strukturabmes sungen streng bzw. genau zu steuern und zu minimieren. Es ist auch ein Ziel, aktive Elemente bei oder nahe der Oberfläche der Struktur zu plazieren. Das Erreichen von zumindest diesen beiden Zielen ergibt schnellere, zuverlässigere integrierte. Schaltungen, die für den Betrieb weniger Leistung als Schal tungen nach dem Stand der Technik benötigen.

Gegenwärtige fortgeschrittene Herstellungstechniken schaffen Bipolar- und MOS-Transistorstrukturen einschließlich NMOS-Transistoren zur Verwendung als ESDP-Vorrichtungen mit diesen gewünschten Eigenschaften. Ein Herstellungsprozeß, von dem festgestellt wurde, daß er bei der Bildung gewünschter MOS-integrierter Schaltungen einschließlich NMOS- und MOS- Transistoren vom P-Typ (PMOS) besonders nützlich ist, ist in der folgenden Tabelle von Maskenschritten zusammengefaßt.

Maske Nr.
Maskenfunktion
1.0	Maske für vergrabene (N+)-Schicht
2.0	Maske für vergrabene (P+)-Schicht
3.0	Verbundmaske
4.0	Maske für Kanalstopp und P-Wanne
5.0	Maske zur Einstellung des P-Typ-Durchschlagschutzes und der Schwelle
6.0	Maske zur Einstellung des N-Typ-Durchschlagschutzes und der Schwelle
7.0	Maske zur Definition der Polysilicium-Gates
8.0	N-LDD-Maske
9.0	P-LDD-Maske
10.0	Maske zur Definition des (P+)-Source/Drain (PMOS)
11.0	Maske zur Definition des (N+)-Source/Drain (NMOS)
12.0	Maske für Salicidoxid
13.0	Maske zur Kontaktdefinition
14.0	Maske zur Definition von METALL 1 (M1)
15.0	Maske zur VIA-Definition
16.0	Maske zur Definition von METALL 2 (M2)
17.0	Maske zur Definition von Bondkontaktstellen

Natürlich beinhaltet jeder einzelne der angegebenen Schritte mehrere Teilschritte, einige mehr als andere. Obgleich mit der kompletten Herstellung einer integrierten Schaltung auf einem Halbleiterwafer viele Schritte und Stufen verbunden sind, sind mehrere Maskenstufen, die oben dargelegt und hier in kurz beschrieben sind, für die vorliegende Erfindung di rekt verwendbar.

Zu Anfang werden Justierungsschlüssel bzw. -merkmale im Wafer eingerichtet, um alle folgenden Schritte zu justieren. Als nächstes wird für eine allgemeine CMOS-Vorrichtung, die einen MOS-Transistor vom P-Typ (PMOS) enthält, eine Wanne auf einem Substrat eines Halbleitermaterials erzeugt, das ein Halbleitermaterial vom P-Typ sein kann. Dies wird ausgeführt, indem z. B. durch Implantation eine N-Konzentration relativ langsam diffundierender Atome vom N-Typ eingeführt bzw. ein gebaut wird, um eine darunter liegende Schicht für eine anschließende retrograde Diffusion im Substrat zu schaffen. Entsprechend wird in dem Gebiet des Substrats eine vergrabene Schicht eines Dotierungsstoffes vom P-Typ gebildet, um unter dem späteren MOS-Transistor vom N-Typ (NMOS) der CMOS- Vorrichtung zu liegen. Diese vergrabene Schicht vom P-Typ wird im wesentlichen der vergrabenen Schicht vom N-Typ be nachbart gebildet. Außerdem werden die Atome vom P-Typ in Be reiche eingebaut, die der vorher eingebauten vergrabenen Schicht vom N-Typ benachbart sind, um Kanalstopper zur Iso lierung benachbarter aktiver Bereiche zu schaffen.

Als nächstes wird über den vergrabenen Schichten eine Epitaxieschicht in Form eines einkristallinen Halbleitermate rials vom P-Typ in einer P^--Konzentration gebildet. Dies wird durch Einführen eines siliciumhaltigen Gases, gewöhnlich Si lan oder ein chloriertes Siliciumquellengas, in einem thermi schen Prozeß erreicht, der ein Siliciumwachstum auf der Ober fläche des ursprünglichen Substrats bewirkt. Während dieser thermischen Stufe werden mit dem siliciumhaltigen Gas leiten de Elemente eingebaut. Die leitenden Elemente sind im allge meinen elementare Dotierungsstoffe der dem Fachmann für die Herstellung von Halbleitervorrichtungen bekannten Art. Die Menge eines mit dem Silan eingebauten Dotierungsstoffes kann von einem bestimmten Prozeß zu einem anderen verschieden sein; sie wird jedoch im allgemeinen in einem Prozeß zur che mischen Abscheidung aus der Gasphase mit einem stationären Strömungszustand eingeführt, der eine, wie anfangs entworfen, gleichmäßige Epitaxieschichtleitfähigkeit schafft.

Die Epitaxieschicht wird bis zu einer gewünschten Dicke aufgewachsen und bildet die Grundlage für die restlichen Schritte, die genutzt werden, um die verschiedenen Gebiete der Vorrichtung herzustellen. Verfahren zur Herstellung inte grierter Schaltungen, die mit der Ausbildung der Epitaxie schicht verbunden sind, bauen gewöhnlich genug leitende Ele mente ein, so daß die Niveaus von Dotierungsstoffen in der Epitaxieschicht in der Größenordnung von etwa 1-3 × 10¹⁵ Atome/cm³ bis etwa 1-3 × 10¹⁶ Atome/cm³ liegen. Es versteht sich natürlich, daß die Epitaxieschicht unter Verwendung von entweder N-Typ- oder P-Typ-Dotierungsstoffen gebildet werden kann.

Anschließende Schritte beinhalten die Isolierung benach barter Vorrichtungen und die Ausbildung aktiver Bereiche. Konkret wird die Sequenz mit der Verbundmaske genutzt, um Isolierungsbereiche auszubilden, die die Abmessungen der spä teren aktiven Bereiche festlegen, und diese aktiven Bereiche voneinander zu isolieren. Isolationsoxidschichten einschließ lich Feldoxidschichten werden durch eine herkömmliche Sequenz mit Maske, Ätzung der Epitaxieschicht in wohl definierten Ge bieten und Ausbildung bzw. Entwicklung um die Transistor strukturen herum geschaffen, um sie von benachbarten Struktu ren zu isolieren.

In dem allgemeinen, auf die hierin oben identifizierten Masken bezogenen CMOS-Prozeß erfordert die Bildung der MOS- Transistorstrukturen die Herstellung leitender Wannen und der Gate-, Source- und Drainkomponenten der NMOS- und PMOS- Transistorstrukturen. Konkret wird zugelassen, daß während anschließender Implantations- und thermischer Bearbeitungs schritte die N-Wanne in Richtung auf die Oberfläche der Epi taxieschicht diffundiert. Es ist besonders zu erwähnen, daß die Epitaxieschicht in dem Gebiet des NMOS-Transistors für diese Struktur als eine P-Wanne dient.

Die Gates werden unter Verwendung einer wohlbekannten Masken-, Ätz- und Abscheidungssequenz aus einer polykri stallinen Schicht aus einem Halbleitermaterial gebildet. Die se "Polysiliciumschicht" wird auf der Oberfläche der jeweili gen Wannen der Epitaxieschicht gebildet, ist aber von den Wannenoberflächen durch eine darunter liegende Gate-Oxid schicht getrennt. Im CMOS-Prozeß wird die Polysiliciumschicht verwendet, um Gates aus polykristallinem Silicium der MOS- Transistoren in einer geeigneten anschließenden Implantation zu bilden. Die Gate-Oxidschicht dient als Dielektrikum, das das Gate der speziellen MOS-Transistorstruktur von der Sour ce, dem Drain und dem dazwischenliegenden Kanal isoliert. Die Unversehrtheit dieser Gate-Oxidschicht muß während des gesam ten integrierten Herstellungsprozesses aufrechterhalten wer den, um eine effektive Transistorfunktion sicherzustellen. Die restlichen Schritte beinhalten die Bildung von Gebieten mit "niedrig dotiertem Drain" und die Source- und Drainbil dung in den CMOS-Strukturen und die abschließende Bildung von Isolations- und Metallkontaktgebieten.

Mit speziellem Verweis auf die mit der Bildung der MOS- Polysilicium-Gates verbundenen Schritte ist besonders zu er wähnen, daß ein Schritt im Prozeß mit der Bildung eines ver siegelnden Oxids auf der Oberfläche der Gates und auf den ak tiven Gebieten der MOS-Wannen verbunden ist. Dieses thermisch aufgewachsene versiegelnde Oxid, im allgemeinen mit einer Dicke in der Größenordnung von einigen hundert Angström, schützt die Gates und CMOS-Wannen während der anschließenden LDD-Implantationsschritte. Es ist auch Teil der Architektur, die für eine "Selbstjustierung" der kurz danach zu bildenden Source- und Draingebiete der MOS-Transistoren sorgt.

Wenn die Source- und Draingebiete der Struktur gebildet werden, werden relativ schnell diffundierende Atome vom N-Typ in einer N-Konzentration in der Oberfläche der P-Wanne flach implantiert, und relativ schnell diffundierende Atome von P- Typ werden in der Oberfläche der N-Wanne in einer N-Konzen tration flach implantiert. Diese anfänglichen Implantationen sind so ausgelegt, daß sie sich geringfügig über die Endab messungen der Source- und Draingebiete hinaus erstrecken, die durch die Poly-Gate-Ätzung definiert werden. Der Zweck dieser anfänglichen Implantation besteht darin, Effekte energierei cher Elektronen in dem Kanalgebiet des Transistors zu mini mieren. Die Prozedur der anfänglichen Implantation beinhaltet die Bildung der N-LDD- und P-LDD-Gebiete in beiden Transi stortypen. Zusätzlich zum Beginn der Bildung der wohldefi nierten Source- und Draingebiete liefert der flache LDD auch einen allmählichen Übergang von der Source oder dem Drain zum Kanalgebiet, wodurch die Effekte energiereicher Elektronen reduziert werden. Natürlich nimmt bei den heute hergestellten viel kleineren Strukturen die Bedeutung des LDD beim Reduzie ren von Effekten energiereicher Elektronen zu. Die LDD- Gebiete sind weniger stark dotiert als die speziellen Source- und Draingebiete. Es ist dieser Teil des Herstellungsprozes ses, der sich auf die Erzeugung des ESD-Transistors der vor liegenden Erfindung bezieht.

Um flachere und daher schnellere Vorrichtungen und geeig net dimensionierte Source- und Draingebiete zu erzeugen, wird über den zukünftigen Source- und Draingebieten und den Poly- Gates ein Oxid einer Abstandsschicht abgeschieden. Das Oxid der Abstandsschicht wird dann geätzt, um im wesentlichen alle aktiven Bereiche der Vorrichtung freizulegen. Die Ätzung des Oxids der Abstandsschicht legt die Oberseite des Gates und die späteren Source- und Draingebiete für anschließende Io nenimplantationen und eine Metallabscheidung frei. An den Seiten des mit den Gates verbundenen aufgebauten Bereichs ist die Oxidschicht der Abstandsschicht jedoch merklich dicker als in den anderen Bereichen. Folglich läßt die Ätzsequenz Material der Abstandsschicht an den Seiten des Gates bzw. ga teseitig zurück. Dies ist bei einer anschließenden Ionenim plantation insofern von Vorteil, als die gateseitige Ab standsschicht solche Implantationen blockiert, was die Ionen pegel des LDD-Gebiets während des gesamten Prozesses zu frü her bezüglich Effekte energiereicher Elektronen betrachteten Zwecken konstant läßt. Die gateseitige Abstandsschicht dient auch als ein Teil der Einrichtung zum Sicherstellen einer Selbstjustierung der aktiven Bereiche, die die Source- und Draingebiete werden sollen.

Nach dem Ätzprozeß der Abstandsschicht werden unter Ver wendung herkömmlicher Sequenzen mit Maske, Ätzung und Implan tation relativ langsam diffundierende Atome vom P-Typ in ei ner P⁺-Konzentration in der Oberfläche der N-Wanne und rela tiv langsame diffundierende Atome vom N-Typ in einer N⁺- Konzentration in die Oberfläche der P-Wanne eingebaut, um die Source- und Draingebiete der PMOS- bzw. NMOS-Transistor strukturen zu definieren. Die Implantation geschieht jedoch wegen der übrigen gateseitigen Abstandsschicht, die als eine Implantationssperre dient, nicht im dem Gate unmittelbar be nachbarten aktiven Bereich. Ein anschließendes Ausheilen treibt die langsam diffundierenden Atome in vordefinierte Tiefen in den jeweiligen Wannen. Die auf dem Gebiet bekannten Herstellungsschritte liefern die notwendigen Kontaktstellen, isolierenden Oberflächengebiete und Metalleiter, um die Bil dung der PMOS- und NMOS-Transistoren abzuschließen.

Eine vorläufige Leitungsschicht wird durch eine als Sili cidschicht bestimmte Metall-Silicium-Verbindung definiert, die einen sanften Übergang zwischen Schichten auf Siliciumba sis des aktiven Bereichs und Metallkontakten schafft. In dem Umfang, in dem es angesichts der gateseitigen Abstandsschicht möglich ist, die Silicidschicht unmittelbar neben dem Poly- Gate beizubehalten, ist es wichtig, dies zu tun, um den Schichtwiderstand des Gates zu verringern. Im allgemeinen Be arbeitungsschema werden schließlich gewöhnliche Bondkontakt stellen, die die Metallkontakte sind, auch als Eingangs/Aus gangsknoten geschaffen, um die Transistoren mit einer exter nen Schaltungsanordnung zu koppeln.

Es ist besonders zu erwähnen, daß die mit dem Ätzen des Oxids der Abstandsschicht verbundenen Schritte die Freilegung der Oberfläche der Epitaxieschicht zur Folge haben, die der gateseitigen Abstandsschicht benachbart ist. Eine anschlie ßende Implantation eines Dotierungsstoffes in diese Oberflä che und die Diffusion dieses Dotierungsstoffes unter die ga teseitige Abstandsschicht bringt den Dotierungsstoff in un mittelbare Nähe zur Unterseite der Gate-Oxidschicht. Diese Bewegung ist für die Funktion des LDD-Gebietes wünschenswert; da jedoch Vorrichtungen kleiner werden, ist die Nähe des Do tierungsstoffes zur Untersseite des Gates zum Zweck eines ESD-Schutzes nicht akzeptabel. Konkret schaden die Vorteile, die durch den mit dem LDD-Gebiet verbundenen Übergang ge schaffen werden, der Funktion einer ESD-Vorrichtung. Der ab gestufte Übergang (und die entsprechende Reduzierung des elektrischen Feldes) reduziert den abrupten Übergangsdurch schlag. Er erhöht auch die Snap-Back-Spannung, die mit dem Einschalten der lateralen bipolaren Vorrichtung verbunden ist. In einer ESD-Vorrichtung ist es jedoch wünschenswert, eine niedrigere Snap-Back-Spannung vorzusehen. Daher besteht ein Interesse daran, die mit LDD-Implantationen verbundenen Vorteile einzubeziehen, während die Probleme hinsichtlich hö herer Snap-Back-Spannungen gelöst werden.

Es ist auch besonders zu erwähnen, daß es einen merkli chen Bereich örtlicher Überhitzung bzw. Hotspot im Silicium unmittelbar unterhalb der Oberfläche der Vorrichtung im Ge biet unter der gateseitigen Abstandsschicht gibt. Der Hotspot tritt an der Grenze des LDD-Gebietes mit dem stärker dotier ten Source/Drain des MOS-Transistors auf, wo die maximale Stromdichte auftritt. Die gateseitige Abstandsschicht und das Gate-Oxid über dieser Grenze in den Strukturen nach dem Stand der Technik sind isolierende Materialien und bewirken daher kaum Wärmedissipation. Temperaturen, die an diesen Hotspots bei gewissen elektrostatischen Erscheinungen erreicht werden, können ohne weiteres einen Vorrichtungs- und möglicherweise Schaltungsausfall hervorrufen. Obgleich es von großem Inter esse ist, einen geeigneten ESD-Schutz für heutige kleinere MOS-Transistoren bereitstellen zu können, ist es wichtig, die gewünschten Merkmale solcher Strukturen einschließlich, nicht aber darauf beschränkt, der Verwendung des Oxids der Ab standsschicht beizubehalten, um eine Justierung für anschlie ßende Schritte zum Einbauen von Dotierungsstoffen zu schaf fen. Außerdem soll eine solche verbesserte Struktur mit mini maler Unterbrechung bzw. Störung bestehender Herstellungspro zesse wie z. B. des hierin kurz beschriebenen geschaffen wer den.

Daher wird eine Vorrichtung benötigt, die für eine ESD- Schutzvorrichtung auf MOS-Transistorbasis mit der Fähigkeit, gegen über einen bestimmten Bereich auftretende Spannungsaus schläge zu schützen, geeignet ist. Es wird auch eine Schutz vorrichtung benötigt, die eine ausreichende Wärmedissipation liefert, um Hotspot-Erscheinungen zu minimieren oder zu eli minieren, die einen Ausfall der Vorrichtung auslösen können. Ferner wird eine ESD-Schutzvorrichtung benötigt, die mit mi nimalem Eingriff in bestehende Herstellungsprozesse herge stellt werden kann.

Eine Aufgabe der vorliegenden Erfindung besteht darin, eine ESD-Schutzvorrichtung zu schaffen mit der Fähigkeit, ge gen über einen bestimmten Bereich auftretende Spannungsaus schläge zu schützen. Aufgabe der vorliegenden Erfindung ist auch, solch eine Schutzvorrichtung zu schaffen, die eine aus reichende Wärmedissipation liefert, um Hotspot-Erscheinungen zu minimieren oder zu eliminieren, die einen Ausfall der Vor richtung auslösen können. Ferner ist eine Aufgabe der vorlie genden Erfindung, eine ESD-Schutzvorrichtung auf MOS-Transi storbasis zu schaffen, die mit minimalem Eingriff in beste hende Herstellungsprozesse hergestellt werden kann. Als Teil dieser Aufgabe ist das Ziel miteinbezogen, einen neuen Her stellungsprozeß auf MOS-Basis zu schaffen, um die gewünschte Vorrichtung herzustellen.

Diese und andere Aufgaben werden in der vorliegenden Er findung gelöst durch die Abwandlung eines oder mehrerer Her stellungsschritte, um eine Transistorkonfiguration mit einem ESD-Schutz-Transistor zu erzeugen, die die Bildung des LDD- Gebietes unmittelbar unterhalb der Oberfläche des Transistors in den Source- und Draingebieten eliminiert. Sie ist ein MOS- Transistor mit ESD-Sockel, insofern als das Halbleitermateri al in den dem Gate benachbarten aktiven Bereichen bis zu ei ner bestimmten Tiefe unterhalb der Ebene bei der Grenzschicht zwischen dem Gate und dessen Gate-Oxid gegraben (geätzt) ist. Eine anschließende Standarddotierung der Source- und Drainge biete und Diffusion erzeugen eine Trägerdichte, die am größ ten ist, und einen Kanal, der am kürzesten ist, im wesentli chen unterhalb der Oberfläche des Gate-Oxids des Transistors. Der Effekt ist eine frühere bzw. niedrigere Durchschlagsspan nung und eine bessere Snap-Back-Spannung als bei früheren LDD-ESD-Vorrichtungen. Außerdem ist mehr leitfähiges Material dem Gebiet mit größtem Ladungsfluß benachbart, und somit ist die thermische Dissipation verbessert. Folglich werden Hots pots minimiert, und die Lebensdauer der Vorrichtung wird we sentlich verbessert. Diese verbesserte ESD-Schutzfähigkeit wird mit geringer Auswirkung, wenn überhaupt, auf die Lei stungsfähigkeit eines Standardtransistors erreicht.

In ihrer bevorzugten Ausführungsform ist die vorliegende Erfindung eine MOS-Transistorstruktur, die auf neuartige Art und Weise gebildet wird, wobei modifizierte Versionen der hierin allgemein beschriebenen Herstellungsmasken verwendet werden. Die Modifikationen im Herstellungsprozeß haben eine Vorrichtung mit verbessertem ESD-Schutz mit einer Sockelkon figuration zur Folge, die die mit Hotspots nahe der Oberflä che verbundenen Probleme löst, ohne die mit herkömmlichen LDD-Gebieten verbundenen Vorteile zu opfern. Die Struktur kann ein MOS-Transistor vom P-Typ oder N-Typ mit einem zu rückgeätzten Gebiet sein, das den Gate-Bereich und den Be reich der gateseitigen Abstandsschicht umgibt. In diesem um gebenden Bereich eingebaute Dotierungsstoffe werden von der darunter liegenden isolierenden Gate-Oxidschicht im wesentli chen entfernt plaziert.

Die Erfindung sieht die Einbeziehung der Herstellung der modifizierten ESD-Schutzstruktur in die Herstellungssequenzen für fortgeschrittene CMOS- und/oder BiCMOS-integrierte Schal tungen der vorher bezüglich des im Hintergrundteil präsen tierten beispielhaften Prozesses beschriebenen Art vor. Ob wohl das Hauptgewicht der folgenden Diskussion auf den Schritten liegen wird, die auf eine fortgeschrittene CMOS- Herstellung gerichtet sind, versteht es sich, daß auch BiCMOS-Herstellungsschritte angepaßt werden können, um die Struktur der vorliegenden Erfindung zu schaffen.

Wie vorher und mit Verweis auf die oben präsentierte Mas kensequenz erwähnt wurde, wird die P-Wanne der CMOS- Transistorstruktur gebildet, indem eine P-Typ-Konzentration relativ schnell diffundierender Atome in das Substrat aus ei nem Halbleitermaterial vom P-Typ eingebaut wird. Die N-Wanne wird gebildet, indem eine N-Typ-Konzentration relativ schnell diffundierender Atome in das Substrat und der P-Wanne benach bart eingebaut wird. Bekanntlich kann das Halbleitermaterial irgendeines von mehreren Arten einschließlich Silicium, Ger manium und Galliumarsenid sein.

Die herkömmliche Bildung der flachen LDD-Gebiete, die vorher beschrieben wurde, ist in der vorliegenden Erfindung zur Bildung einer ESD-Schutzvorrichtung mit verbesserten Ei genschaften hinsichtlich der Snap-Back-Spannung und Hotspots weggelassen. Statt dessen wird eine ESD-Ätz-Maske verwendet, um in die Oxidschicht der Abstandsschicht zu ätzen. Das heißt, es wird zugelassen, daß das Ätzmittel für die ESD-Ätz- Maske in Kontakt mit den durch diese Maske freigelegten akti ven Gebieten bleibt, um die Oxidschicht der Abstandsschicht außer beim gateseitigen Gebiet zu entfernen. Über ein Ätzen der ungemusterten bzw. Blanket-Oxidschicht über den aktiven. Bereichen hinaus wird die Epitaxieschicht selbst bis zu einer wählbaren Tiefe durchgeätzt, die durch die gewünschten Cha rakteristiken des ESD-Schutzes und eines Standardbetriebs de finiert wird. Das Ergebnis ist eine Sockelstruktur, in der das Gategebiet der Sockel ist und die Source- und Draingebie te vertieft sind.

Die Ätzung entfernt auch einen Teil des Gates und redu ziert bis zu einem gewissen Maß die Abmessungen der gatesei tigen Abstandsschicht. Nichtsdestotrotz bleibt die unter dem Gate und der gateseitigen Abstandsschicht verbleibende Gate- Oxidschicht vor dem Ätzprozeß geschützt. Der resultierende Teil der Oxid-Abstandsschicht, der über der Struktur dem Ga te-Kanalgebiet benachbart zurückbleibt, dient dann als Sperre in späteren Implantations- und Silicidschritten für die Sour ce und den Drain.

Die restlichen Herstellungsschritte im Prozeß sind im we sentlichen die gleichen, wie früher erwähnt. Das heißt, selbstjustierte Implantationen eines Dotierungsstoffes für den Source/Drain finden statt, Titan wird abgeschieden und auf freigelegtem Silicium wird Silicid gebildet. Nach einer Implantation und vor der Titanabscheidung wird die Struktur thermisch behandelt, um zu veranlassen, daß Source/Drain- Implantate diffundieren. Insbesondere in der Nachbarschaft des Transistorkanalgebiets hat diese Diffusion eine Verarmung der Dotierungsstoffdichte zur Folge, so daß das dem Gate- Kanal nächstgelegene resultierende Gebiet ein Dotierprofil aufweist, das im wesentlichen das gleiche wie das für die herkömmliche LDD-Implantation und thermische Behandlung beob achtete ist. Das Dotierungsstoffprofil wird jedoch gut unter halb der Oberfläche der Vorrichtung geschaffen, um den früher erwähnten Hotspot-Zustand zu minimieren. Das heißt, die nach folgenden Implantations- und Wärmebehandlungen für den Sour ce/Drain bewirken, daß die implantierten Dotierungsstoffe um die Kante des geätzten Bereichs in Richtung auf die Oberflä che des Gatekanals diffundieren, wobei folglich die Konzen tration der Source/Drain-Verunreinigungen an der Oberfläche unterhalb des Oxids der gateseitigen Abstandsschicht verrin gert wird.

Es ist besonders zu erwähnen, daß die niedrigere Verun reinigungskonzentration unterhalb der Oxidoberfläche der Ab standsschicht das elektrische Feld an der Oberfläche verrin gert, um in vergleichbarer Weise auf eine LDD-Implantation und thermische Behandlung insofern einzuwirken, als verbes serte Eigenschaften zur Reduzierung von Effekten energierei cher Elektronen geschaffen werden. Die Vermeidung der tat sächlichen Bildung eines separaten LDD-Gebietes bewirkt, daß die Konzentration der Source/Drain-Dotierung am Übergang der Ätztiefe unterhalb der Gate-Oxidoberfläche abrupter ist und dadurch die Leistungsfähigkeit des Emitters an der Source ge genüber der zunimmt, die die herkömmliche LDD liefern kann, wodurch eine höhere Emitterverstärkung ausgelöst wird. Diese höhere Verstärkung wiederum liefert eine bessere Rückkopplung des parasitären Bipolartransistors von der Source zum Drain, um so niedrigere Snap-Back-Spannungen zu erzeugen. Der abrup te Übergang schafft auch ein höheres elektrisches Feld am Drain als das, welches ansonsten mit dem herkömmlichen LDD- Entwurf zur Verfügung stünde, aber im Umfang der zusätzlichen Ätzung in die Epitaxieschicht von der Oberfläche entfernt. Die Folge ist ein früherer Spannungsdurchschlag und eine ver besserte Wärmeableitung. Dies wird erreicht, weil mehr Halb leitermaterial zur Verfügung steht, um die Hotspot-Energie vor dem Temperaturaufbau innerhalb der Struktur an der Halb leiter/Isolator-(Oxid)-Grenzschicht zu dissipieren.

Zusammengefaßt sorgt die vorliegende Erfindung für eine integrierte MOS-Transistorstruktur mit Sockel und verbesser ten ESD-Schutzeigenschaften, die hinsichtlich Zuverlässigkeit Vorteile eines LDD-artigen Gebietes nächst dem Kanal, aber ohne eine tatsächliche LDD-Bildung hat. Die Vorrichtung, und der zugehörige neuartige Herstellungsprozeß, der vorliegenden Erfindung kann mehr Wärme abführen, weil sie weniger wie eine oberflächenisolierte Vorrichtung als wie eine massive Halb leitervorrichtung vorliegt. Sie kann daher ohne Ausfall unter Bedingungen mit höherer Leistung arbeiten, als mit Strukturen nach dem Stand der Technik möglich ist. Ferner ist besonders zu erwähnen, daß die vorliegende Erfindung verwendet werden kann, um ESD-Vorrichtungen in bezug auf bestimmte, auf einem einzigen Wafer gebildete MOS-Strukturen zu bilden, während andere MOS-Strukturen auf dem gleichen Wafer mit LDD-Gebieten geschaffen werden können, wo solche Strukturen nicht zu Zwec ken eines ESD-Schutzes verwendet werden sollen.

Die Herstellung der ESD-Schutzvorrichtung der vorliegen den Erfindung wird unter Verwendung von Standardprozeßmasken und -schritten abgeschlossen, wie hierin vorher skizziert wurde. Zusätzlich zur neuen ESD-Transistorstruktur liefert die vorliegende Erfindung auch neue CMOS- und wahlweise BiCMOS-Photodefinitionsmasken einschließlich eines neuen Schritts mit ESD-Ätz-Maske, der so festgelegt ist, um die Sockelkonfiguration in denjenigen Gebieten eines Wafers zu bilden, wo ESD-Schutzvorrichtungen geschaffen werden sollen.

Ausführungsbeispiele einer ESD-Schutzvorrichtung und ei nes Prozesses zu deren Herstellung gemäß der vorliegenden Er findung werden im folgenden anhand von Ausführungsbeispielen näher erläutert. Es zeigt:

Fig. 1 eine vereinfachte schematische Schnittdarstellung einer Masken-, Ätz- und Implantationssequenz eines CMOS- oder BiCMOS-Herstellungsprozesses nach dem Stand der Technik, die die Maske für eine vergrabene (N+)-Schicht mit einer Öffnung zur Definition einer CMOS-N-Wanne zeigt;

Fig. 2 eine vereinfachte schematische Schnittansicht ei ner Masken-, Ätz- und Implanationssequenz des CMOS-Herstel lungsprozesses nach dem Stand der Technik, die die Maske für eine vergrabene (P+)-Schicht mit einer Öffnung zur Definition einer CMOS-P-Wanne zeigt;

Fig. 3 eine vereinfachte schematische Schnittansicht ei nes Maskenschritts zum Aufwachsen einer Epitaxieschicht, die die retrograde N-Wanne und die retrograde P-Wanne der CMOS- Transistorstruktur zeigt;

Fig. 4 eine vereinfachte schematische Schnittansicht des Masken-, Ätz- und Isolationsoxidationsschrittes, die die dif fundierten Wannen der Transistorstruktur zeigt;

Fig. 5 eine vereinfachte schematische Schnittansicht des Masken-Feldoxidationsschrittes nach dem Stand der Technik, die die rahmenden Feldoxidgebiete für die CMOS-Transistor struktur und benachbarte Strukturen zeigt;

Fig. 6 eine vereinfachte schematische Schnittansicht des Blanket-Abscheidungsschrittes für Poly-Gate-Masken nach dem Stand der Technik, die die abgeschiedene polykristalline Si liciumschicht über der N-Wanne und P-Wanne der CMOS- Transistorstruktur zeigt;

Fig. 7 eine vereinfachte schematische Schnittansicht des Schrittes mit der Maske zur Definition der Poly-Gates nach dem Stand der Technik, die die Öffnungen für die Source- und Draingebiete über den Gebieten der retrograden N-Wannen und der retrograden P-Wannen zeigt;

Fig. 8 eine vereinfachte schematische Schnittansicht des Herstellungsschrittes nach dem Stand der Technik, der die Bildung der unstrukturierten Gate-Abstandsschicht ergibt;

Fig. 9 eine vereinfachte schematische Schnittansicht der Ätzsequenz mit ESD-Ätz-Maske der vorliegenden Erfindung, die die neuen Grabengebiete der PMOS- und NMOS-Strukturen für die neue Transistorstruktur mit ESD-Schutz der vorliegenden Er findung zeigt;

Fig. 10 eine vereinfachte schematische Schnittansicht der Ätz- und Implantationssequenz mit der (P+)-Source/Drain- Maske, die die (P+)-Source/Drain-Maske mit Öffnungen zur Definition der PMOS-Source und des PMOS-Drain und auch die neu en Grabengebiete und Sockelgatestrukturen der aktiven Gebiete der beiden Transistoren der CMOS-Struktur zeigt;

Fig. 11 eine vereinfachte schematische Schnittansicht der Ätz- und Implantationssequenz mit der (N+)-Source/Drain- Maske, die die (N+)-Source/Drain-Maske mit Öffnungen zur De finition der NMOS-Source und des NMOS-Drain und auch die neu en Grabengebiete und die Sockelgatestrukturen der aktiven Ge biete der beiden Transistoren der CMOS-Struktur zeigt;

Fig. 12 eine vereinfachte schematische Schnittansicht der Ätz- und Abscheidungssequenz mit der Maske zur Kontaktdefini tion, die die NMOS-Struktur zeigt; und

Fig. 13 eine vereinfachte schematische Schnittansicht von Ergebnissen der Masken-, Ätz- und Abscheidungssequenzen zur Definition von Metall 1 und Metall 2 für die NMOS-Struktur, die die neuen aktiven Grabengebiete und das Sockelgategebiet zeigt, um einen Transistor mit ESD-Schutz der vorliegenden Erfindung zu bilden.

Ein Verfahren zum Herstellen eines neuen Transistors mit ESD-Schutz der vorliegenden Erfindung wird in Verbindung mit einer Reihe von in Fig. 1-13 gezeigten Herstellungsschrit ten dargestellt. Der Herstellungsprozeß, der verwendet wird, um einen oder mehrere Transistoren mit ESD-Schutz zu bilden, wurde in vorher erwähnte CMOS-Herstellungsschritte inte griert, wobei nur die ESD-Ätz-Maske und ihre zugehörigen Schritte zum Bilden einer verbesserten ESD-Vorrichtung hinzu gefügt wurden. Die Bildung der ESD-Vorrichtung kann in der vorliegenden Erfindung als Teil der herkömmlichen Sequenz für eine MOS-Transistorstruktur erfolgen, einschließlich als Teil der Schritte, die mit einer LDD-Bildung in bestimmten derar tigen Strukturen verbunden sind. In Fig. 9-13 sind neue CMOS-Maskenstrukturen dargestellt. Die gesamte Maskensequenz für eine CMOS-Transistorstruktur ist die in der Zusammenfas sung der Erfindung zusammengefaßte Sequenz zusammen mit der Sequenz für eine ESD-Ätz-Maske, um LDD-Gebiete wegzulassen, wo dies von Interesse ist, und Sockelstrukturen in solchen auswählbaren Gebieten zu bilden. Obgleich sich die vorliegen de Erfindung auf die Bildung eines NMOS-Transistors mit einem LDD-Widerstandsgebiet vom N-Typ bezieht, versteht es sich, daß das eingebaute LDD-Gebiet auch ein LDD-Gebiet vom P-Typ sein kann, wobei ein PMOS-Transistor geschaffen wird. In den meisten Fällen werden jedoch NMOS-Transistoren als Puffer ge gen die Auswirkungen von elektrostatischen Entladungen auf Eingangs-/Ausgangsknoten verwendet.

Vor den Herstellungsschritten, die verwendet werden, um die Transistorstruktur der vorliegenden Erfindung zu bilden, wird von einem Substrat 10 aus einem Halbleitermaterial vom P-Typ bis zu einer Tiefe von etwa 4.000 Å eine anfängliche bzw. erste Oxidschicht 9 aufgewachsen. Auf die erste Oxid schicht 9 wird dann eine Oxidphotoresistschicht abgeschieden, um die erste Maske zu bilden. Die erste Sequenz mit Maske, Ätzung und Implantation wird genutzt, um ein retrogrades N- Wannen-Gebiet 11 wie in Fig. 11 veranschaulicht zu bilden. Atome vom N-Typ, wie z. B. Phosphoratome, werden in einer N- Konzentration in das retrograde N-Wannen-Gebiet 11 implan tiert. Die Implantation für Phosphor wird vorzugsweise mit etwa 4 × 10¹³ Ionen/cm² bei 80 keV ausgeführt.

Nach Fig. 2 wird die zweite Sequenz mit Maske, Ätzung und Implantation genutzt, um ein retrogrades P-Wannen-Gebiet 12 einer CMOS-Transistorstruktur 13 und Kanalstoppgebiete 14 zu definieren und zu implantieren, die anderen (nicht darge stellten) aktiven Strukturen benachbart sind. Atome vom P-Typ wie z. B. Boratome werden in einer P-Konzentration in das retrograde P-Wannen-Gebiet 12 und die Kanalstoppgebiete 14 in der Umgebung des P-Wannen-Gebietes 12 implantiert. Für Bor wird die Implantation vorzugsweise mit 1,15 × 10¹⁴ Ionen/cm² bei 120 keV ausgeführt. Eine unstrukturierte einkristalline Epitaxieschicht 15 aus P^--Silicium wird dann über eine erste Oberfläche 16 einer integrierten Schaltungsstruktur gleichmä ßig aufgewachsen. Es versteht sich, daß die Epitaxieschicht 15 aus einem Material vom N-Typ bestehen kann. Im thermischen Zyklus der Bildung einer Epitaxieschicht 15 diffundieren das retrograde N-Wannen-Gebiet 11 und das retrograde P-Wannen- Gebiet 12 bis zu einem gewissen Maß auf, wie in Fig. 3 darge stellt ist.

Um die CMOS-Transistorstruktur 13 herum werden unter Ver wendung der dritten Sequenz mit Maske, Ätzung und Oxidations wachstum Isolationsoxidgebiete 17 geschaffen. Die Isolations oxidgebiete 17 reagieren und diffundieren, so daß sie größtenteils auf die mit den P-Wannen-Gebieten verbundenen Kanal stoppgebiete 14 treffen. Der Oxidationsprozeß bewirkt ferner eine Aufwärtsdiffusion des retrograden N-Wannen-Gebietes 11 und retrograden P-Wannen-Gebietes 12. Unter anderem wird die dritte Maske verwendet, um Isolationsoxidgebiete 17 mit einer N⁺-Konzentration von Phosphoratomen als Gettermittel zu im plantieren. In einer unstrukturierten chemischen Abscheidung aus der Gasphase wird über eine zweite Oberfläche 19 der in tegrierten Schaltungsstruktur eine gleichmäßige Nitridschicht 18 abgeschieden, wobei auch eine dünne Oxidschicht 20 auf der Epitaxieschicht 15 gebildet wird.

Nach Fig. 4 wird die aktive Maske zum Ätzen der Nitrid schicht 18 und zum Definieren aktiver Gebiete 21 des CMOS- Transistors einer CMOS-Transistorstruktur geschaffen. Feld oxidöffnungen 22 in der Maske 5.0 definieren Feldoxidgebiete 23 zum Rahmen der CMOS-Transistorstruktur während anschlie ßender Oxidationsschritte. Wie in Fig. 5 veranschaulicht ist, isolieren die Feldoxidgebiete 23, die etwa 1000 Å zur Dicke der Isolationsoxidgebiete 17 addieren, von einem NMOS- Transistorgebiet ein zukünftiges PMOS-Transistorgebiet.

In den Schritten mit der Maske zum aktiven Ablösen und Ätzung wird die Nitridschicht 18 von allen Oberflächen abge löst, und die aktiven Gebiete 21 des CMOS-Transistors werden geöffnet, um die Oxidschicht 20 freizulegen. Die Oxidschicht 20 wird abgelöst, und ein Oxidationsschritt bildet eine dünne Gate-Oxidschicht 25 in den aktiven Gebieten 21 des CMOS- Transistors. Wie in Fig. 6 veranschaulicht ist, wird dann ei ne Blanket-Schicht 26 aus polykristallinem Silicium (Poly) an Ort und Stelle über die gesamte Struktur bis zur einer Tiefe von etwa 3500 Å chemisch aus der Gasphase abgeschieden, wobei soweit notwendig dotiert wird, um die Schwellenspannung für die zu erzeugende CMOS-Transistorstruktur einzustellen.

Nach Fig. 7 definieren Schritte mit der Maske zur Defini tion der Poly-Gates und Ätzung ein N-Poly-Gate 27 und ein P- Poly-Gate 28 der CMOS-Transistorstruktur, die sich zwischen den Feldoxidgebieten 23 befinden. Die Schritte mit der Maske zur Definition der Poly-Gates definieren das N-Poly-Gate 27 und das P-Poly-Gate 28 unter Verwendung einer Photore sistschicht und eines photolithographischen Steppers, wobei danach die Poly-Schicht 26 geätzt und das N-Poly-Gate 27 und das P-Poly-Gate 28 über der Gate-Oxidschicht 25 übrig blei ben. Gewöhnlich ist die Maske zur Definition der Poly-Gates so entworfen, um die Abmessungen der Öffnungen zur Definition niedrig dotierter Drains (LDD) zwischen den Feldoxidgebieten 23 streng bzw. genau zu steuern. Im Prozeß der vorliegenden Erfindung, in welchem die LDD-Einführungen eliminiert sind, sorgt jedoch die Maske zur Definition der Poly-Gates für eine Selbstjustierung des N-Poly-Gates 27 und P-Poly-Gates 28. Falls ähnliche Arten von MOS-Transistorstrukturen auf dem gleichen Siliciumwafer gebildet werden sollen, würde man na türlich die LDD-Definitionsöffnungen verwenden, um LDD- Gebiete zu schaffen.

Wie in Fig. 8 gezeigt ist, wird dann eine Oxidschicht 30 der Gate-Abstandsschicht über dem gesamten Halbleiterwafer einschließlich der aktiven Bereiche, die die Gate-Oxidschicht 25, das N-Poly-Gate 27 und das P-Poly-Gate 28 enthalten, auf gewachsen. Die Gate-Abstandsschicht 30 dient als Trennein richtung oder Zwischenlage für Transistorkanäle 31, die unter dem N-Poly-Gate 27 und dem P-Poly-Gate 28 liegen. Die Ab standsschicht 30 wird über den Gates bei einer Temperatur von etwa 900°C vorzugsweise bis zu einer Dicke von etwa 400 Å aufgewachsen, um hochdefinierte Gates zu schaffen, die Län genabmessungen L von etwa 1,0 Mikrometer aufweisen. Natürlich kann die Abstandsschicht 30 in anderen auswählbaren Dicken aufgewachsen werden, ohne vom Hauptpunkt der vorliegenden Er findung abzuweichen. Es ist besonders zu erwähnen, daß eine Oxid-Wanne-Grenzschicht 32 das Niveau des ladungstragen den/Oxidisolators nach dem Stand der Technik definiert, das früher die Nähe der Ladungsträger in den Wannen zum isolie renden Gate-Oxid 25 nach anschließenden Ausheilschritten be stimmte.

Modifikationen im früheren Herstellungsprozeß und bezogen auf die Erzeugung des neuen Transistors mit ESD-Schutz der vorliegenden Erfindung treten bezüglich der Schritte mit ESD- Ätz-Maske und zugeordneter Schritte auf. Wie in Fig. 9 veran schaulicht ist, werden die neuen Masken- und Ätzsequenzen verwendet, um Grabengebiete 104 entsprechend den Gebieten der PMOS-Source 35 und des PMOS-Drain 36 und in den Gebieten des NMOS-Drain 33 und der NMOS-Source 34 zu definieren. Es versteht sich natürlich, daß die ESD-Ätz-Maske abgewandelt wer den kann, um nach Wunsch eine Ätzung von entweder den aktiven PMOS-Bereichen oder den aktiven NMOS-Bereichen zu gestatten. Für die in Fig. 9 veranschaulichte Struktur kann eine un strukturierte bzw. Blanket-Ätzung der gesamten Struktur ge nutzt werden, um die Strukturdicke in allen Bereichen mit dem Wissen zu reduzieren, daß Isolationsgebiete 23, Gates 27 und 28 und gateseitige Abstandsschichten 103 reduziert, aber nicht vollständig eliminiert werden, wohingegen die Erzeugung von Grabengebieten 104 die Eliminierung eines Teils der Epi taxieschicht der aktiven Bereiche sowie eines etwaigen Oxids von der Schicht 25 nicht direkt unter den Gates und der gate seitigen Abstandsschicht 103 zur Folge haben wird. Das Ergeb nis ist die Bildung von Gate-Sockeln 105, wobei die Oberflä che der aktiven Bereiche entsprechend den Gebieten 104 die Stelle der späteren Source- und Drainbildungen definiert, die in einer wählbaren Distanz von den Gate-Oxidschichten 25 festgelegt wurde. Die Ätztiefe kann als Funktion des gewähl ten Ätzmittels und seiner Verweildauer auf der Oberfläche der Gebiete 104 definiert werden. Zum Beispiel ist für ESD- Transistoren mit einer effektiven Kanallänge von etwa 0,6 Mi krometer eine Grabentiefe von etwa 75 Nanometer zweckmäßig.

Für die ausführliche Beschreibung des bevorzugten Ent wurfs eines PMOS-Transistors der vorliegenden Erfindung wer den im folgenden die auf diese Struktur bezogenen Schritte ausführlich beschrieben. Insbesondere, und wie mit Bezug auf Fig. 10 gezeigt ist, wird die Sequenz mit der Maske zur Defi nition des P⁺-Source/Drain, Ätzung und Implantation verwen det, um ein PMOS-Source-Gebiet 35 und ein PMOS-Drain-Gebiet 36 eines PMOS-Transistors zu definieren und zu implantieren. In der bevorzugten Ausführungsform der Erfindung werden Bor atome mit einer Konzentration von etwa 7,0 × 10¹⁵ Ionen/cm² bei 100 keV durch die Maske implantiert. Diese Maske enthält eine Öffnung 40, um die Ausbildung eines PMOS-Source-Gebietes 35 und PMOS-Drain-Gebietes 36 zu ermöglichen.

Nach dem Einbau von Dotierungsstoffen für aktive PMOS- Gebiete wird, wie bezüglich Fig. 11 gezeigt ist, die Sequenz mit der Maske zur Definition der (N+)-Source/Drain, Ätzung und Implantation verwendet, um ein NMOS-Source-Gebiet 34 und ein NMOS-Drain-Gebiet 33 eines NMOS-Transistors zu definieren und zu implantieren. In der bevorzugten Ausführungsform der Erfindung werden langsam diffundierende Arsenatome mit einer Konzentration von 7,0 × 10¹⁵ Ionen/cm² bei 100 keV durch diese Maske implantiert. Die (N+)-Maske enthält Öffnungen 41, um die Bildung des NMOS-Source-Gebiets 34 und NMOS-Drain- Gebietes 33 zu ermöglichen. Anschließende Ausheilschritte diffundieren die eingebauten Dotierungsstoffe in die Gebiete 104 der aktiven PMOS- und NMOS-Transistorstrukturen, so daß Ladungsträger nach oben in Richtung auf den unter der Gate- Oxidschicht 25 liegenden Kanal sowie nach unten in Richtung auf das Substrat 10 gelenkt werden.

Wie in Fig. 12 nur bezüglich der NMOS-Struktur veran schaulicht ist, wird über allen Oberflächen eine Niedertempe ratur-Oxidschicht (LTO) 42 abgeschieden. Die Sequenz mit der Maske zur Kontaktdefinition und Ätzung entfernt die LTO 42 über den Kontaktbereichen 43 des MOS-Metalls, die dem Drain- Gebiet 33 und Source-Gebiet 34 entsprechen. Nach einer Blan ket-Abscheidung eines Niedertemperaturoxids wie z. B. Tetrae thylorthosilicium (TEOS) könnte die Silicid-Ausschlußmasken sequenz in denjenigen ausgewählten Bereichen verwendet wer den, wo eine Silicidbildung nicht erwünscht ist. Die CMOS- Metallkontaktbereiche 43 werden vorzugsweise nach einer un strukturierten bzw. Blanket-Abscheidung von Titan oder Platin oder irgendeinem geeigneten Material zur Ausbildung eines Me tall-Blankets 56 über allen Oberflächen gebildet zu bilden. Nach einer Blanket-Abscheidung und einem Sintern wird das ge samte "nicht silicierte" Metall entfernt, wie z. B. das auf der gateseitigen Abstandsschicht 103, wobei ein Metall- Silicid-Verbundstoff 106 in allen Kontaktbereichen ein schließlich der CMOS-Kontaktbereiche 43 und des Gate-Kontakt bereiches 65 zurückgelassen wird.

Die letzten relevanten Schritte in dem Prozeß sind in Fig. 12 und 13 dargestellt und beinhalten die Sequenz mit der Maske zur M1-Definition zum Abscheiden einer ersten Metall-1- (M1)-Schicht 58, die vorzugsweise eine geeignete Metallkombi nation wie z. B. Ti/W und Al/Cu ist. Anschließend wird eine zweite Metallschicht 68 abgeschieden und unter Verwendung der M2-Masken- und Abscheidungssequenz definiert. Bondkontakt stellen werden dann definiert und erzeugt. Es ist besonders zu erwähnen, daß die PMOS-Struktur, falls sie in einer bezüg lich der Bildung von Grabengebieten 104 ähnlichen Weise her gestellt wird, im Erscheinungsbild ähnlich wäre.

Man kann ohne weiteres erkennen, daß die Grabenkonstruk tion der Source- und Draingebiete die Bildung des effektiven Transistorkanals an der Stelle 107 zur Folge hat, wohingegen er im Entwurf nach dem Stand der Technik erheblich näher an der Gate-Oxidschicht 25 ungefähr im Grenzschichtgebiet 108 läge. Statt dessen sind erste Trägergebiete 109, die LDD- äquivalente Gebiete 109 (hinsichtlich einer Ladungsträgerkon figuration) der Struktur sind, weiter von der Gate-Oxid schicht 25 entfernt gelegen. Durch übliche Ausheilprozesse haben zweite Trägergebiete 110, die dem Kanal 107 benachbart sind, Konzentrationen des Dotierungsstoffes, die höher als die Konzentration des Dotierungsstoffes sind, die mit Gebie ten 109 unterhalb der Gate-Oxidschicht 25 verbunden ist. Aus diesem Grund sind Hotspots erheblich reduziert, während die mit einem LDD-Gebiet verbundenen Vorteile im wesentlichen beibehalten werden. Wie vorher angegeben wurde, können auch die Struktur und der zugehörige Prozeß zum Herstellen der Struktur als Teil eines bestehenden Prozesses zum Bilden von MOS-Strukturen mit darin ausgebildeten LDD-Gebieten ohne Soc kelkonfigurationen miteinbezogen werden.

Obgleich die Erfindung mit Verweis auf spezielle bei spielhafte Ausführungsformen beschrieben wurde, soll sie alle Modifikationen und Äquivalente innerhalb der folgenden An sprüche abdecken.

Claims

1. ESD-Schutzvorrichtung mit einer MOS-Transistorstruktur einschließlich aktiver Grabenbereiche, die einem Gategebiet benachbart sind, mit einer Gate-Oxidschicht darunter, worin die aktiven Grabenbereiche mit einem oder mehreren Dotie rungsstoffen mit einer auswählbaren Leitfähigkeit dotiert sind, um erste leitfähige Gebiete mit einem Grenzschichtge biet dazwischen und zweite leitfähige Gebiete mit einem Tran sistorkanal dazwischen zu bilden, worin das Grenzschichtge biet zwischen der Gate-Oxidschicht und dem Transistorkanal angeordnet ist und eine Konzentration des Dotierungsstoffes in den ersten leitfähigen Gebieten geringer als eine Konzen tration des Dotierungsstoffes in den zweiten leitfähigen Ge bieten ist.

2. ESD-Schutzvorrichtung nach Anspruch 1, worin die MOS- Transistorstruktur ein NMOS-Transistor ist und der Dotie rungsstoff ein Ladungsträger vom N-Typ ist.

3. ESD-Schutzvorrichtung nach Anspruch 2, worin jedes der Grabengebiete etwa 75 Nanometer unterhalb einer Bodenfläche der Gate-Oxidschicht liegt.

4. ESD-Schutzvorrichtung nach Anspruch 1, worin die MOS- Transistorstruktur ein PMOS-Transistor ist und der Dotie rungsstoff ein Ladungsträger vom P-Typ ist.

5. ESD-Schutzvorrichtung nach Anspruch 4, worin jedes der Grabengebiete etwa 75 Nanometer unterhalb einer Bodenfläche der Gate-Oxidschicht liegt.

6. Verfahren zum Herstellen einer aus einer Transistor struktur bestehenden ESD-Schutzvorrichtung, mit den Schrit ten:

a) Bilden einer Epitaxieschicht eines Halbleitermate rials eines ersten Leitfähigkeitstyps auf einem Halbleiter substrat;
b) Bilden einer Gate-Oxidschicht, eines Gates und an schließend einer Gate-Isolator-Abstandsschicht auf einer Oberfläche der Epitaxieschicht, um die Bildung einer Grenz schicht zwischen dem Gate-Oxid und der epitaktischen Oberflä che einzubeziehen;
c) Ätzen eines Teils der Gate-Isolator-Abstandsschicht und eines Teils der Gate-Oxidschicht, um ein Gategebiet zu bilden, das ein Gate mit einem Gate-Oxid darunter und eine Isolator-Abstandsschicht an den Seiten des Gates enthält, und ferner um der gateseitigen Isolator-Abstandsschicht benach barte aktive Grabenbereiche zu bilden;
d) Einbauen eines Dotierungsstoffes in die aktiven Grabenbereiche; und
e) Wärmebehandeln der Transistorstruktur, um den Dotie rungsstoff in den aktiven Grabenbereichen zu diffundieren, um ein Grenzschichtgebiet unter der Gate-Oxidschicht und ein Transistorkanalgebiet unter dem Grenzschichtgebiet zu bilden, worin der Transistorkanal eine kleinere effektive Längenab messung als das Grenzschichtgebiet hat.

7. Prozeß nach Anspruch 6, worin der Schritt zum Wärmebe handeln der Transistorstruktur den Schritt zum Bilden erster, dem Grenzschichtgebiet benachbarter Trägergebiete und zwei ter, dem Transistorkanal benachbarter Trägergebiete enthält, worin die Konzentrationen des Dotierungsstoffes in den ersten Trägergebieten geringer als Konzentrationen des Dotierungs stoffes in den zweiten Trägergebieten sind.

8. Produkt, das gemäß dem Prozeß nach Anspruch 7 herge stellt wurde.

9. Prozeß nach Anspruch 7, worin die MOS-Transistor struktur ein NMOS-Transistor ist und der Dotierungsstoff ein Dotierungsstoff vom N-Typ ist.

10. Prozeß nach Anspruch 9, worin der Ätzschritt den Schritt zum Ätzen der aktiven Grabenbereiche bis zu einer Tiefe von etwa 75 Nanometer unter einer Ebene einschließt, die der Grenzschicht zwischen Gate-Oxid und epitaktischer Oberfläche entspricht.

11. Prozeß nach Anspruch 7, worin die MOS-Transistor struktur ein PMOS-Transistor ist und der Dotierungsstoff ein Dotierungsstoff vom P-Typ ist.

12. Prozeß nach Anspruch 11, worin der Ätzschritt den Schritt zum Ätzen der aktiven Grabenbereiche bis zu einer Tiefe von etwa 75 Nanometer unter einer Ebene einschließt, die der Grenzschicht zwischen Gate-Oxid und epitaktischer Oberfläche entspricht.