DE10051889A1

DE10051889A1 - Verfahren und Vorrichtung zum Erkennen eines Datenpakets in einem Datenstrom

Info

Publication number: DE10051889A1
Application number: DE10051889A
Authority: DE
Inventors: Harald Kafemann; Markus Schetelig
Original assignee: Nokia Mobile Phones Ltd
Current assignee: Nokia Oyj
Priority date: 2000-10-19
Filing date: 2000-10-19
Publication date: 2002-05-16
Also published as: AU2002214997A1; WO2002033878A3; US20020048330A1; US7158598B2; WO2002033878A2

Abstract

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Erkennen eines Datenpakets in einem Datenstrom, bei dem mittels einer Gleichspannungsanteil-Ermittlungsschaltung (30) der Gleichspannungsanteil (dc) für ein demoduliertes, digitales Eingangssignal (S¶in¶) berechnet wird, bei dem dem Eingangssignal (S¶in¶) ein k-Bit-Wort zugeordnet wird, indem von einer Dekodierschaltung (37) für jedes einem Bit entsprechende Symbol des Eingangssignals (S¶in¶) ein Bitwert (1 oder 0) in Abhängigkeit vom Gleichspannungsanteil (dc) bestimmt wird, bei dem das dem Eingangssignal (S¶in¶) entsprechende k-Bit-Wort von einer Vergleichs- und Korrelationsberechnungsschaltung (41) mit einem erwarteten k-Bit-Synchronisationswort verglichen wird, um einen Korrelationswert (c¶v¶) zu bestimmen, und bei dem ein Paketerkennungssignal (p¶d¶) von einer Korrelationswertvergleichsschaltung (43) erzeugt wird, wenn der Korrelationswert (c¶v¶) größer als ein Korrelationsschwellenwert (c¶th¶) ist. Die Berechnung des Gleichspannungsanteils (dc) wird dabei zumindest solange fortlaufend wiederholt, bis ein Paketerkennungssignal (p¶d¶) anzeigt, daß ein Datenpaket empfangen wird.

Description

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Erkennen eines Datenpakets in einem Datenstrom.

Bei digitalen Kommunikationssystemen, die auf dem TDMA (time division multiple access; Vielfachzugriff im Zeitmultiplex) basieren, wie beispiels weise Systemen, die nach dem sogenannten Bluetooth-Standard arbeiten, müssen Sender und Empfänger synchronisiert sein, bevor Daten übertra gen werden können. Ein herkömmliches Synchronisationsverfahren besteht darin, daß der Sender eine digitale Sequenz also eine Sequenz von einzelnen Bits entsprechenden Symbolen sendet, die dem Empfänger bekannt ist. Der Empfänger muß nun nach dieser Sequenz suchen, und wenn er die Sequenz zeitlich und mit ihrer genauen Lage im Frequenzband feststellt, ist die Synchronisation erfolgreich abgeschlossen.

Auf der Empfängerseite muß hierzu zunächst festgestellt werden, ob ein Datenpaket vorliegt oder nicht, und wenn ein Datenpaket erkannt wurde, muß der Daten- oder Symboltakt wiedergewonnen werden. Beim Erkennen des Datenpakets, das mit hoher Genauigkeit erfolgt, wird jedoch der Datentakt oder das Timing nur grob abgeschätzt. Auf der anderen Seite erfolgt die Wiedergewinnung des Daten- oder Symboltaktes zwar mit hoher Präzision für gültige Datenpakete, setzt aber voraus, daß das Datenpaket bereits erfolgreich detektiert wurde.

Für ein digitales Kommunikationssystem, das nach dem Bluetooth-Stan dard arbeitet und bei dem eine binäre, gaußförmige Frequenzmodulation mit niedrigem Modulationsindex (Schmalbandfrequenzmodulation) be nutzt wird, bestünde ein optimaler Datenpaketdetektor aus einem Korre lator, der die Wellenform eines empfangenen, demodulierten, digitalen Eingangssignals mit einer erwarteten Wellenform vergleicht und einen entsprechenden Korrelationswert berechnet. Der berechnete Korrela tionswert entspräche dann dem Grad der Ähnlichkeit zwischen der emp fangenen und der erwarteten Wellenform. Abgesehen davon, daß ein der artiger Korrelator nur mit hohem Kosten- und Schaltungsaufwand zu rea lisieren wäre, besteht das Hauptproblem darin, daß die erwartete Wellenform nicht hinreichend definiert werden kann, da sie aufgrund von Schaltungstoleranzen von Sender zu Sender und von Empfänger zu Empfänger variiert. Daneben treten auch bei einem Sender und einem Empfänger Wellenformänderungen auf, die sich durch Störungen bei der Übertragung ergeben. Eine zuverlässige Korrelation von empfangener Wellenform mit einer erwarteten Wellenform ist somit praktisch nicht möglich.

Während die erwartete Wellenform praktisch nicht zu definieren ist, ist die erwartete Bitfolge im Empfänger vollständig bekannt.

Bei einer bekannten Senderempfängervorrichtung (WO 00/18150) für ein digitales Kommunikationssystem wird daher ein von einer Antenne empfangenes Funksignal im Empfängerkreis demoduliert, um ein digita les Eingangssignal zu erzeugen. Dieses digitale Eingangssignal wird einem Synchronisationskreis zugeführt, der das Eingangssignal gleitend mit ei nem erwarteten Zugriffscode vergleicht, um das Datenpaket zu akzeptie ren wenn der empfangene Zugriffscode gleich dem erwarteten Zugriffscode ist. Ansonsten wird das empfangene Eingangssignal abgewiesen.

Um einen Bit für Bit Vergleich zwischen einem digitalen Eingangssignal und einem erwarteten Zugriffscode oder Synchronisationswort zu ermög lichen, wird bei einem herkömmlichen Verfahren jedem einem Bit entspre chenden Symbol im Eingangssignal der entsprechende Bitwert dadurch zugeordnet, daß die Signalhöhe des Eingangssignals für jedes Symbol mit einem Schwellenwert verglichen wird, der einem geschätzten oder voraus sichtlichem Gleichspannungsanteil entspricht. Aufgrund von Systempa rameterschwankungen, wie Trägerfrequenzabweichung und Demodula tormittenfrequenzabweichung weist das resultierende demodulierte Signal eine große unbekannte Gleichspannungsanteilüberlagerung auf, die zu berücksichtigen ist.

Da der tatsächliche Gleichspannungsanteil für jedes Datenpaket unter schiedlich ist, kann eine genaue Gleichspannungsanteilabschätzung erst begonnen werden, wenn der Empfänger beginnt ein gewünschtes Daten paket tatsächlich zu empfangen. Daher weisen Datenpakete, die in digita len Kommunikationssystemen verwendet werden, die nach dem DECT- Standard für digitale Nabenstellenanlagen oder dem IEEE 820.11-Stan dard für drahtlose lokale Netzwerke arbeiten, eine lange Anfangssequenz auf, die keinen eigenen Gleichspannungsanteil besitzt, bei denen also die übertragenen Symbole eine ausgeglichene Polarität aufweisen. Eine der artige Sequenz kann beispielsweise abwechselnd aus 0 und 1 bestehen. Somit läßt sich eine genaue Gleichspannungsanteilabschätzung durch einfache Tiefpaßfilterung des demodulierten Eingangssignals durchfüh ren.

Bei Standards, die nur eine kurze Anfangssequenz mit ausgeglichener Polarität fordern, wie beispielsweise der Bluetooth-Standard, bei dem nur garantiert wird, daß die ersten vier Symbole Gleichspannungsanteilfrei sind, läßt sich eine derartige Gleichspannungsanteilabschätzung mittels einfacher Tiefpaßfilterung nicht durchführen.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Vorrich tung zum Erkennen eines Datenpakets in einem Datenstrom bereitzustel len, das bzw. die selbst dann eine zuverlässige Datenpaketerkennung ermöglicht, wenn die Anfangssequenz eines Datenpakets ohne eigenen Gleichspannungsanteil nur wenige Symbole umfaßt.

Diese Aufgabe wird durch das Verfahren nach Anspruch 1 und die Vorrich tung nach Anspruch 10 gelöst. Vorteilhafte Ausgestaltungen und Weiter bildungen der Erfindung sind in den jeweiligen Unteransprüchen beschrieben.

Zum Erkennen eines Datenpakets in einem Datenstrom ist also vorgese hen, daß der Gleichspannungsanteil für ein demoduliertes, digitales Ein gangssignal berechnet wird, daß dem Eingangssignal ein k-Bit-Wort zuge ordnet wird, indem für jedes einem Bit entsprechende Symbol des Ein gangssignals ein Bitwert 1 oder 0 in Abhängigkeit vom Gleichspannungsanteil bestimmt wird, daß das dem Eingangssignal entsprechende k-Bit- Wort mit einem erwarteten k-Bit-Synchronisationswort verglichen wird, um einen Korrelationswert zu bestimmen, und daß ein Paketerkennungs signal erzeugt wird, wenn der Korrelationswert größer als ein Korrela tionsschwellenwert ist.

Ein Grundgedanke der vorliegenden Erfindung ist es also, daß jedesmal, wenn dem Eingangssignal ein k-Bit-Wort zugeordnet wird, angenommen wird, daß das erwartete k-Bit-Synchronisationswort bereits vollständig empfangenen wurde, selbst wenn dies noch nicht der Fall sein kann, so daß für die Berechnung des Gleichspannungsanteils geeignete Bereiche aus der erwarteten Symbolfolge, also aus dem erwarteten Synchronisa tionswort ausgewählt werden können, um für die Berechnung des Gleich spannungsanteils verwendet zu werden. Hierfür wird die empfangene de modulierte Wellenform des Eingangssignals in Form ihrer Abtastwerte in einer Verzögerungsleitung mit niedriger Überabtastungsrate und geringer Auflösung gespeichert. Die zeitliche Länge der Verzögerungsleitung ist da bei so, daß die gesamte Symbolfolge, die für die Datenpaketerkennung benutzt wird, darin gespeichert werden kann. Die Verzögerungsleitung ist also in der Lage, das gesamte erwartete Bitsynchronisationswort zu spei chern.

Die Bewertung der Symbole, also die Zuordnung der Bitwerte 1 oder 0 zu einem Symbol, wird dabei ebenso wie die Berechnung des Gleichspan nungsanteils fortlaufend für die gesamte als Wellenform gespeicherte Symbolsequenz wiederholt, wobei jeweils der aktuell berechnete Gleich spannungsanteil berücksichtigt wird. Nur wenn die gewünschte Symbol- oder Bitfolge tatsächlich vollständig in der Verzögerungsleitung gespei chert ist, stimmt der berechnete Gleichspannungsanteil genau mit der tat sächlichen Gleichspannungsüberlagerung des Eingangssignals überein, so daß als Folge hiervon den gespeicherten Symbolen genau die Bitwerte zugeordnet werden, die ursprünglich gesendet wurden. Das dem Ein gangssignal zugeordnete k-Bit-Wort stimmt dann praktisch vollständig mit dem k-Bit-Synchronisationswort überein, so daß der Empfang eines Datenpakets zuverlässig erkannt wird und der Gleichspannungsanteil für die Bewertung der Symbole genau ermittelt ist.

Ein weiterer Vorteil des erfindungsgemäßen Verfahrens besteht darin, daß durch die Wahl eines geeigneten Korrelationsschwellenwertes gezielt er reicht werden kann, daß sowohl die Anzahl von tatsächlich übertragenen, aber zurückgewiesenen Datenpaketen (FRR: = frame rejection rate) als auch die Anzahl von vermeintlich empfangenen Datenpaketen (FAR fal se alarm rate) klein gehalten werden kann.

Eine vorteilhafte Ausgestaltung zeichnet sich dadurch aus, daß das Ein gangssignal abgetastet wird, um eine dem Eingangssignal entsprechende Folge von Abtastwerten zu erzeugen, und daß aus einer ausgewählten An zahl von Abtastwerten der Gleichstromanteil des Eingangssignals berech net wird, wobei der Gleichspannungsanteil des Eingangssignals nach je der Abtastung des Eingangssignals zumindest solange neu berechnet wird, bis der durch Vergleich des dem Eingangssignal entsprechenden k- Bit-Worts mit einem erwarteten k-Bit-Synchronisationswort ermittelte Korrelationswert größer als ein Korrelationsschwellenwert ist. Hierdurch wird es ermöglicht, das erfindungsgemäße Verfahren auf besonders effi ziente Weise in einem Kommunikationssystem zu implementieren.

Um zu verhindern, daß eine hohe Nebenmodulation, die ein Überschreiten der Korrelationsschwelle bewirkt, zum vorzeitigen Erzeugen eines Paket erkennungssignals und damit zu einem fehlerhaften Erkennen eines Da tenpakets führt, ist bei einer vorteilhaften Weiterbildung der Erfindung vorgesehen, daß nach dem Erzeugen eines Paketerkennungssignals der entsprechende Korrelationswert gespeichert und die Abtastung des Ein gangssignals, die Berechnung des Gleichspannungsanteils sowie der Ver gleich des dem Eingangssignal entsprechenden k-Bit-Worts mit einem er warteten k-Bit-Synchronisationswort zum Ermitteln des Korrelationswert noch für eine vorgebbare Zeitdauer fortgesetzt wird, und daß nochmals ein Paketerkennungssignal erzeugt wird, wenn ein erneut ermittelter Korrela tionswert größer als der Korrelationsschwellenwert und größer als der zuvor ermittelte, gespeicherte Korrelationswert ist.

Auf diese Weise wird die zuverlässige Datenpaketerkennung sicherge stellt, da nach einem ersten Erkennen eines Datenpakets noch für eine ge wisse Zeit überprüft wird, ob nicht doch noch eine bessere Korrelation zwi schen dem dem Eingangssignal entsprechenden k-Bit-Wort und dem Syn chronisationswort auftritt, die dann als zutreffende Datenpaketerken nung gewertet wird. Wird erneut ein Paketerkennungssignal erzeugt, so wird auch der zu diesem Zeitpunkt vorliegende Wert des Gleichspan nungsanteils übernommen, während der vorherige Wert dafür verworfen wird. Die vorgebbare Zeitdauer kann dabei entsprechend den jeweiligen Anforderungen an die Zuverlässigkeit, die Datenübertragungsgeschwin digkeit und den Implementierungsaufwand programmiert werden.

Bei einer weiteren zweckmäßigen Weiterbildung der Erfindung ist vorgese hen, daß zum Bestimmen des dem Eingangssignal entsprechenden k-Bit- Worts, das Eingangssignal abgetastet wird, um eine dem Eingangssignal entsprechende Folge von Abtastwerten zu erzeugen, und daß jedem Ab tastwert einer ausgewählten Vielzahl von Abtastwerten in Abhängigkeit vom Gleichspannungsanteil des Eingangssignals ein Bitwert 1 oder 0 zu geordnet wird.

Grundsätzlich ist es denkbar, daß Eingangssignal so abzutasten, daß für jedes Symbol des Eingangssignals, also für jeden einem Bit entsprechen den Abschnitt des Eingangssignals im Durchschnitt nur z. B. 1,5 oder 1,7 Abtastwerte vorliegen. Dies hat jedoch zur Folge, daß für einige Symbole zwei Abtastwerte vorliegen, während für andere Symbole nur ein Abtast wert ermittelt wird. Hierdurch kann es jedoch häufiger zu Fehlern bei der Zuordnung des Bitwertes 1 oder 0 zu einem Symbol kommen, insbesonde re wenn ein für die Zuordnung verwendeter Abtastwert im Übergangsbe reich zwischen zwei Symbolen liegt. Um hier die Zuverlässigkeit des erfin dungsgemäßen Verfahrens zu erhöhen, ist nach einer vorteilhaften Wei terbildung der Erfindung vorgesehen, daß das Eingangssignal mit einer Frequenz f_sample abgetastet wird, die so gewählt ist, daß die Abtastrate wenigstens gleich dem Zweifachen der Symbolfrequenz f_symb ist, daß also für jedes Symbol wenigstens zwei Abtastwerte ermittelt werden, und daß zum Bilden des dem Eingangssignal entsprechenden k-Bit-Worts jeweils nur ein Abtastwert pro Symbol ausgewählt wird.

Dabei ist es zweckmäßig, die Abtastwerte zum Bilden des dem Eingangs signal entsprechenden k-Bit-Worts so aus der Folge von Abtastwerten auszuwählen, daß die ausgewählten Abtastwerte innerhalb der Folge je weils im wesentlichen den gleichen Abstand voneinander haben.

Durch den im wesentlichen gleichen Abstand der Abtastwerte innerhalb der gespeicherten Folge von Abtastwerten wird erreicht, daß immer wieder Abtastwerte für die Bestimmung des Bitwertes des Symbols verwendet werden, die dem zentralen Bereich des Symbol zugeordnet sind, so daß ei ne zuverlässige Datenpaketerkennung sichergestellt ist. Wenn also beispielsweise zu einem Zeitpunkt zur Zuordnung des k-Bit-Wortes zum Eingangssignal Abtastwerte verwendet werden, die im Randbereich der Symbole liegen, so werden, je nach Größe der Abtastrate, bei der nächsten oder übernächsten Zuordnung des k-Bit-Wortes zum Eingangssignal Abtastwerte verwendet, die den zeitlich mittleren Bereichen der Symbole entsprechen sind.

Bei einer anderen Weiterentwicklung der Erfindung ist vorgesehen, daß die Anzahl von Abtastwerten zum Berechnen des Gleichspannungsanteils des Eingangssignals so gewählt wird, daß die Abtastwerte Bereichen im er warteten k-Bit-Synchronisationswort entsprechen, die im wesentlichen die gleiche Anzahl von Bits mit dem Wert "0" wie von Bits mit dem Wert "1" aufweisen, und daß der Gleichspannungsanteil als Mittelwert der Abtast werte berechnet werden kann, wobei die Anzahl von Abtastwerten zum Be rechnen des Gleichspannungsanteils aus zumindest einer Gruppe von un mittelbar aufeinander folgenden Abtastwerten besteht, die mehreren auf einander folgenden Symbolen entsprechen.

Hierbei ist es besonders vorteilhaft, wenn die Anzahl von Abtastwerten zum Berechnen des Gleichspannungsanteils aus zwei Gruppen von Ab tastwerten besteht, die durch eine Vielzahl von Abtastwerten von einander getrennt ist.

Das erfindungsgemäße Verfahren zum Erkennen von Datenpaketen in einem Datenstrom läßt sich besonders vorteilhaft mit einer Vorrichtung ausführen, die eine Verzögerungsleitung mit einer Anzahl von Speicher plätzen, in denen Abtastwerte eines demodulierten digitalen Eingangs signals seriell gespeichert werden; eine Gleichspannungsanteil-Ermitt lungsschaltung, die mit der Verzögerungsleitung verbunden ist, um einen Gleichsspannungsanteil des Eingangssignals als Mittelwert einer ausge wählten Anzahl von Abtastwerten zu berechnen; eine mit der Verzöge rungsleitung und der eine Gleichspannungsanteil-Ermittlungsschaltung verbundene Dekodierschaltung, die eine Vielzahl von Abtastwerten mit dem Gleichspannungsanteil vergleicht, um jedem Abtastwert einen Bit wert 0 oder 1 zuzuordnen und so ein dem Eingangssignal entsprechendes k-Bit-Wort zu bilden; eine Vergleichs- und Korrelationsberechnungschal tung, die das dem Eingangssignal entsprechende k-Bit-Wort mit einem er warteten k-Bit-Synchronisationswort vergleicht und einen Korrelations wert für das dem Eingangssignal entsprechende k-Bit-Wort berechnet, und eine Korrelationswertvergleichsschaltung aufweist, die den von der Vergleichs- und Korrelationsberechnungschaltung gelieferten Korrela tionswert mit einem Korrelationsschwellenwert vergleicht, um ein Paket erkennungssignal zu liefern, wenn der Korrelationswert größer oder gleich dem Korrelationsschwellenwert ist.

Zweckmäßigerweise entspricht dabei die Anzahl von Speicherplätzen der Tiefe y der Verzögerungsleitung der Anzahl von Bits im Synchronisations wort multipliziert mit der Überabtastrate, also mit der Anzahl der Abtast werte je Symbol. Jeder Speicherplatz der Verzögerungsleitung kann also y Bits und damit ein y-Bit-Wort speichern, das einem digitalisierten Abtast wert eines Symbols entspricht.

Vorteilhaft ist es ferner, wenn die Dekodierschaltung eine Vielzahl von Vergleichskreisen umfaßt, an die jeweils der Gleichspannungsanteil ange legt ist und von denen jeder mit einem dem Speicherplätze der Verzöge rungsleitung verbunden ist, um den jeweiligen Abtastwert mit dem Gleich spannungsanteil zu vergleichen und einen Bitwert 1 oder 0 zu ermitteln, so daß am Ausgang der Dekodierschaltung das dem Eingangssignal entspre chende k-Bit-Wort anliegt.

Eine besonders vorteilhafte Weiterbildung der erfindungsgemäßen Vorrichtung zeichnet sich dadurch aus, daß die Gleichspannungsanteil- Ermittlungsschaltung zumindest einen Addierkreis und eine über ein Halteglied mit dem Ausgang des Addierkreises verbundene Dividierschal tung aufweist, wobei ein Eingang des Addierkreises mit einem ersten Spei cherplatz der Verzögerungsleitung und ein anderer Eingang mit einem zweiten Speicherplatz der Verzögerungsleitung verbunden ist, der durch eine Vielzahl von Speicherplätzen vom ersten Speicherplatz getrennt ist, wobei der Eingang, der mit dem zweiten Speicherplatz verbunden ist, ne giert oder invertiert ist, und der Ausgang des Addierkreises über das Halte glied an einen dritten Eingang zurückgeführt ist, so daß bei jeder Addition das Ergebnis der vorhergehenden Addition mit addiert wird, wobei die vom Haltekreis gelieferte Summe in der Dividierschaltung durch einen dem Abstand der beiden Speicherplätze entsprechende Wert geteilt wird, um den Gleichspannungsanteil zu berechnen, und wobei vorzugsweise zwei mit Speicherplätzen der Verzögerungsleitung verbundene Addier kreise vorgesehen sind, deren Ausgangssignale über einen weiteren Ad dierkreis an die Dividierschaltung geliefert werden. Der erste Speicher platz braucht dabei nicht notwendigerweise der erste Speicherplatz der Verzögerungsleitung zu sein.

Vorteilhaft ist es ferner, wenn die mit der Dekodierschaltung und einem das erwartete k-Bit-Synchronisationswort speichernden Register verbun dene Vergleichs- und Korrelationsberechnungschaltung neben einer Viel zahl von Vergleichskreisen zum Vergleichen des von der Dekodierschal tung gelieferten, dem Eingangssignal entsprechenden k-Bit-Wort mit dem k-Bit-Synchronisationswort ein Korrelationsglied aufweist, das für jedes übereinstimmende Bit-Paar eine Eins aufaddiert, um den Korrelations wert zu berechnen.

Die Erfindung wird im folgenden beispielsweise anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 eine schematische Darstellung eines digitalen Kommunikationssy stems mit einer Hauptstation und zumindest einer Neben- oder unterge ordneten Station,

Fig. 2 ein schematisches Blockschaltbild einer empfangsseitigen Eingangsschaltung einer Station des digitalen Kommunikationssystems,

Fig. 3 ein schematisches vereinfachtes Blockschaltbild einer Gleichspan nungsanteil-Ermittlungsschaltung für eine erfindungsgemäße Vorrich tung zum Erkennen von Datenpaketen in einem Datenstrom,

Fig. 4 ein schematisches vereinfachtes Blockschaltbild einer Korrelations berechnungsanordnung für eine erfindungsgemäße Vorrichtung zum Erkennen von Datenpaketen in einem Datenempfangsstrom und

Fig. 5 ein vereinfachtes schematisches Blockschaltbild einer Korrela tionswertvergleichsschaltung für eine erfindungsgemäße Vorrichtung zum Erkennen von Datenpaketen in einem Datenempfangsstrom.

In den verschiedenen Figuren der Zeichnung sind einander entsprechende Bauteile mit gleichen Bezugszeichen versehen.

Wie in Fig. 1 rein schematisch angedeutet ist, besteht ein digitales Kommunikationssystem beispielsweise aus einer Haupt- oder Basissta tion 10 und zumindest einer Unter- oder Nebenstation 11. Die Hauptsta tion 10 und die Nebenstation stehen über Übertragungskanäle 12, 13 mit einander in Verbindung, um miteinander Daten auszutauschen. Die Hauptstation 10 kann dabei beispielsweise ein zentrales Steuersystem sein, das mit einem oder mehreren Peripheriegeräten, die die Unter- oder Nebenstationen 11 darstellen, über diese Kanäle 12, 13 kommuniziert, um die Peripheriegeräte zu steuern und/oder mit diesen Daten auszutau schen. Zum Beispiel kann als zentrales Steuergerät oder -system ein Mo biltelefon vorgesehen sein, daß über Funkkanäle mit einer Mikrofon-Laut sprechereinheit in Verbindung steht. Ferner kann als Hauptstation auch ein PC (Personal Computer) dienen, der über Funkkanäle 12, 13 mit Peri pheriegeräten, wie Drucker, Scanner und gegebenenfalls auch mit einer Tastatur und einer Maus Daten austauscht, so daß auf störende Kabel weitgehend verzichtet werden kann.

Empfangsseitig weisen sowohl die Haupt- als auch die Nebenstation 10, 11 - wie in Fig. 2 gezeigt ist - einen Empfangs- und Demodulationskreis 14 auf, der das von einer Antenne 15 empfangene Signal demoduliert und ein digitales, demoduliertes Eingangssignal S_in für eine Empfangsschaltung 16 liefert, die das Eingangssignal S_in in eine einem empfangenen Datenpa ket entsprechende Bitfolge umsetzt. Um der Empfangsschaltung 16 anzu zeigen, ob ein empfangenes Signal einem Datenpaket für die entsprechen de Station entspricht oder nicht, ist eine Vorrichtung 17 zum Erkennen von Datenpaketen in einem Datenempfangsstrom vorgesehen, die im fol genden der Einfachheit halber kurz als Paketdetektor 17 bezeichnet wird, vorgesehen. Der Paketdetektor 17 empfängt an seinem Eingang 18 das Eingangssignal S_in und liefert ein Paketerkennungssignal p_d an die Emp fangsschaltung 16.

Wie in Fig. 3 und 4 gezeigt ist, weist der Paketdetektor 17 einen Eingangskreis 19 auf, mit dessen Hilfe die Datenwortlänge x im Eingangs signal S_in an eine erwartete Datenwortlänge y und die Abtastrate angepaßt werden. Ein Ausgang 20 des Eingangskreises 19 ist mit einem Eingang 21 einer Verzögerungsleitung 22 verbunden. Von einer Abtastsignalleitung 23 wird über Zweigleitungen 23', 23" ein Abtastsignal mit einer Abtastfre quenz f_sample an einen Takteingang 24 der Verzögerungsleitung 22 und an einen Abtastschalter 25 des Eingangskreises 19 geführt, um das Eingangssignal S_in mit der vorgesehenen Abtastfrequenz f_sample abzutasten und die abgetasteten Signalwerte als Abtastwerte h_i in die Verzöge rungsleitung 22 zu übernehmen.

Die Verzögerungsleitung 22 weist n Speicherplätze 22.i mit der Tiefe y auf. Die Anzahl n der Speicherplätze 22.i entspricht dabei der Anzahl k der Bits eines erwarteten Synchronwortes multipliziert mit einer Überabtastrate s_r, die die durchschnittliche Anzahl von Abtastwerten h_i pro Symbol des Eingangssignals S_in angibt.

Um den Gleichspannungsanteil dc des Eingangssignals S_in ermitteln zu können, ist - wie in Fig. 3 gezeigt ist - eine Gleichspannungsanteil-Er mittlungsschaltung 30 vorgesehen, die zumindest eine, vorzugsweise je doch zwei Addierschaltungen 31, 32 zur Berechnung einer ersten und ei ner zweiten Fenstersumme aufweist. Unter Fenstersumme wird hier die Summe aller Abtastwerte h_i verstanden, die in den Speicherplätzen 22.m₁ bis 22.(m₂-1) bzw. 22.m₃ bis 22.(m₄-1) gespeichert sind. Da mit jedem Ab tasttakt ein neuer Abtastwert h₀ in den ersten Speicherplatz 22.0 der Ver zögerungsleitung 22 übernommen wird, während alle anderen Abtastwer te h_i jeweils um einen Speicherplatz weiter geschoben werden, ändert sich die Fenstersumme bei mit jedem Abtasttakt, entsprechend den jeweils ge speicherten Werten. Hierbei ist zu beachten, daß der erste Speicherplatz 22.m₁ nicht notwendigerweise der erste Speicherplatz der Verzögerungs leitung 22 sein muß.

Um die beiden Fenstersummen zu berechnen, weist jede der beiden Addierschaltungen 31, 32 einen Addierkreis 33 auf, dessen erster Eingang mit einem ersten Speicherplatz 22.m₁ bzw. 22.m₃ verbunden ist. Ein zweiter, negierter oder invertierter Eingang ist mit dem zweiten, den Fen sterbereich begrenzenden Speicherplatz 22.m₂ bzw. 22.m₄ verbunden.

Der Ausgang des Addierkreises 33 ist an ein Halteglied 34 geführt, dessen Ausgang einerseits an einen dritten Eingang des zugeordneten Addierkrei ses 33 zurückgekoppelt und gleichzeitig an einen Eingang eines weiteren Addierkreises 35 angelegt ist, an dessen anderem Eingang der Ausgang des Haltegliedes 34 der anderen Addierschaltung angelegt ist. Der Addierkreis 35, der die Summe der beiden Fenstersummen berechnet, ist an eine Dividierschaltung 36 geführt, die die anliegende Summe der beiden Fen stersummen durch die Anzahl der in den beiden Fenstern aufsummierten Abtastwerte, also durch (m₂ - m₁ + m₄ - m₃) dividiert, um den den Gleich spannungsanteil der berücksichtigten Eingangssignalabschnitte darstel lenden Mittelwerte der Abtastwerte zu berechnen und ein eintsprechendes Ausgangssignal an eine Dekodierschaltung 37 (siehe Fig. 4) zu liefern, die eine Vielzahl von gespeicherten Abtastwerten h_i mit dem Gleichspan nungsanteil dc vergleicht, um jedem der Abtastwerte eine Bitwert 0 oder 1 zuzuordnen und so ein dem Eingangssignal S_in entsprechendes Bitwort zu bilden.

Für die Berechnung des Gleichspannungsanteils dc kann auch jede ande re geeignete Schaltungsanordnung benutzt werden, die es ermöglicht, den Mittelwert einer Vielzahl von Abtastwerten innerhalb eines ausgewählten Fensterbereichs fortlaufend zu berechnen, durch den die Abtastwertfolge kontinuierlich hindurch geschoben wird, so daß der Berechnungsbereich für die Mittelwertbildung über die Abtastwertfolge gleitet. Insbesondere kann auch eine Kammfilterschaltung verwendet werden.

Die beiden Fensterbereiche, also die Speicherplätze 22.m₁ bis 22.(m₂-1) und 22.m₃ bis 22.(m₄-1) für die der Mittelwert der Abtastwerte h_i berech net wird, werden dabei vorteilhafterweise in Abhängigkeit von dem zu er wartenden Synchronisationswort so gelegt, daß sie mit Synchronisations wortbereichen zusammenfallen, deren Symbole eine ausgeglichene Polari tät besitzen, so daß der Mittelwert als Gleichspannungsanteil angesehen werden kann.

Beispielsweise wird nach dem Bluetooth-Standard eine Datenpaketerken nung auf der Basis eines 64-Bit-Synchronisationswortes durchgeführt, dem noch vier Bit einer Preambel hinzugefügt werden. Diese 4-Bit-Pream bel und ein sogenannter Barker Code am Ende des Synchronisationswor tes weisen gemäß dem Bluetooth-Standard eine garantiert ausgeglichene Polarität auf, erzeugen also keinen eigenen Gleichspannungsanteil in Folge einer Überzahl von Einsen oder Nullen, so daß der Mittelwert der ent sprechenden Abtastwerte den Gleichspannungsanteil in dem Moment, in dem das Synchronisationswort und gegebenenfalls die 4-Bit Preambel in der erwarteten Weise vollständig in der Verzögerungsleitung 22 gespei chert sind, sehr genau wiedergibt.

Wie in Fig. 4 gezeigt ist, umfaßt der Paketdetektor 17 neben der Gleich spannungsanteil-Ermittlungsschaltung 30 (siehe Fig. 3) eine Korrela tionsberechnungsanordnung 40 die neben der Dekodierschaltung 37 eine Vergleichs- und Korrelationsberechnungsschaltung 41 aufweist.

Die Dekodierschaltung 37 umfaßt in nicht näher dargestellter Weise eine Vielzahl k von Subtrahierkreisen an die der Gleichspannungsanteil dc als zu subtrahierdendes Signal angelegt wird, während die anderen Eingänge der Subtrahierkreise jeweils mit einem der Speicherplätze 22.i der Verzö gerungsleitung 22 verbunden sind, so daß als Eingangssignale in(i) der Subtrahierkreise die jeweiligen Abtastwert h_i von den entsprechenden Speicherplätzen 22.i anliegen. Jeder der Subtrahierkreise liefert ein Aus gangssignal out(i), das in Abhängigkeit vom Vorzeichen der Differenz (in(i) - dc) 1 oder 0 ist.

Von den Speicherplätzen 22.i der Verzögerungsleitung 22 werden k Spei cherplätzen 22.j dabei so ausgewählt, daß jedes Symbol im Eingangssignal S_in durch einen einzelnen Abtastwert h_j repräsentiert wird. Mit Hilfe der Subtrahierkreise wird also für jedes Symbol im Eingangssignal S_in ein Ab tastwert h_j mit dem Gleichspannungsanteil dc verglichen, um dem Symbol je nach dem, ob der Abtastwert größer oder kleiner als der Gleichspan nungsanteil dc ist, also je nach dem, ob die Differenz (in(i) - dc) positiv oder negativ ist, den Bitwert 1 oder 0 zuzuordnen. Auf diese Weise wird also ent schieden, ob ein Symbol im Eingangssignal S_in ein Bit mit dem Wert 1 oder 0 darstellt.

Anstelle der beschriebenen Subtrahierkreise, die als Vergleichskreise die nen, können auch Komperatoren eingesetzt werden, die ein Ausgangssignal 1 liefern, wenn der Abtastwert h_i und damit das Eingangssignal in(i) größer als der Gleichspannungsanteil dc ist und die ein Ausgangssignal 0 für den Fall liefern, daß der Abtastwert h_i kleiner als der Gleichspan nungsanteil dc ist.

Die Ausgangssignale out(i) der Vergleichs- oder Subtrahierkreise der De kodierschaltung 37 werden an eine Vielzahl von ersten Eingängen in₁(i) der Vergleichs- und Korrelationsberechnungsschaltung 41 angelegt. Eine Anzahl k von zweiten Eingängen in₂(i) ist mit zugeordneten Speicherplät zen eines Registers 42 verbunden, in dem das erwartete k-Bit-Synchroni sationswort gespeichert ist. In der Vergleichs- und Korrelationsberech nungsschaltung 41 werden jeweils die einander zugeordneten ersten und zweiten Eingängen in₁(i) und in₂(i) miteinander verglichen, um den Wert 1 zu liefern, wenn an beiden einander zugeordneten Eingängen jeweils eine 0 oder eine 1 anliegt. Stimmen die beiden Bitwerte an den einander zugeord neten Eingängen nicht überein, so wird der Wert 0 geliefert. Die von ent sprechenden Vergleichskreisen für jedes der k Eingangspaare gelieferten Werte 1 oder 0 werden aufsummiert und als Korrelationswert c_v an eine in Fig. 5 dargestellte Korrelationswertvergleichsschaltung 43 geführt, die den Korrelationswert c_v mit einem Korrelationsschwellenwert c_th ver gleicht und die ein Paketerkennungssignal p_d liefert, wenn der Korrela tionswert c_v größer als der Korrelationsschwellenwert c_th ist. Das Paket erkennungssignal p_d wird an die Empfangsschaltung 16 geliefert, um die ser anzuzeigen, daß ein für die jeweilige Empfangsstation bestimmtes Da tenpaket empfangen wird.

Während der normalen Empfangsbereitschaft arbeitet der erfindungsge mäße Paketdetektor 17 wie folgt.

Sobald die Eingangsschaltung auf Empfang geschaltet wird, wird das am Eingangskreis 19 anliegende Eingangssignal S_in mit einer Abtastfrequenz f_sample abgetastet, um für jedes Symbol im Eingangssignal S_in eine Mehr zahl von Abtastwerten h_i zu erzeugen. Obwohl es denkbar ist, daß im Durchschnitt jedes Symbol mit einer nicht ganzzahligen Überabtastrate kleiner als zwei abgetastet wird, ist es zweckmäßig, wenn jedes Symbol mit einer ganzzahligen Überabtastrate größer oder gleich zwei abgetastet wird, so daß für jedes Symbol wenigstens zwei Abtastwerte h_i ermittelt werden. In dem in Fig. 4 dargestellten Ausführungsbeispiel wird davon ausgegangen, daß für jedes Symbol im Eingangssignal 3 Abtastwerte er faßt und gespeichert werden. Die Verzögerungsleitung 22 umfaßt somit unter der Voraussetzung, daß beispielsweise nach dem Bluetooth Stan dard ein 64-Bit-Synchronisationswort mit einer zusätzlichen 4-Bit-Pre ambel überwacht werden soll n = 204 Speicherplätze 22.0 bis 22.203.

Gleichzeitig mit dem Beginn der Abtastung des Eingangssignals S_in wird von der Gleichspannungsanteil-Ermittlungsschaltung 30 ein Gleichspan nungsanteil dc aus den Abtastwerten h_i berechnet, wobei zu jedem Zeit punkt angenommen wird, daß bereits das vollständige Synchronisations wort empfangen wurde, selbst wenn dies noch nicht der Fall sein kann. Aufgrund des berechneten Gleichspannungsanteils dc wird der in der Ver zögerungsleitung 22 gespeicherten Wellenform des Eingangssignals S_in ein k-Bit-Wort, also beispielsweise ein 64-Bit-Wort zugeordnet, das in der beschriebenen Weise mit dem im Register 42 von der Vergleichs- und Kor relationsberechnungsschaltung 41 gespeicherten 64-Bit-Synchronisa tionswort verglichen wird, um einen Korrelationswert c_v zu berechnen.

Durch eine geeignete Auswahl der mit der Dekodierschaltung verbunde nen Speicherplätze 22.i lassen sich für die Korrelationsberechnung nur solche Abtastwerte berücksichtigen, die den Symbolen des mit dem 64- Bit-Synchronisationswort zuvergleichenden 64-Bit-Worts entsprechen. Für die Gleichspannungsanteilberechnung können jedoch auch Abtast werte von vor und nach dem 64-Bit-Synchronisationswort empfangenen Symbolen, also insbesondere Abtastwerte der vier Symbole der Preambel berücksichtigt werden.

Dieser Vorgang wird kontinuierlich nach jeder Abtastung zumindest so lange wiederholt, bis der Korrelationswert c_v größer als ein Korrelations schwellenwert c_th ist. Dies ist dann der Fall, wenn das erwartete Synchronisationswort vollständig empfangen wurde. In diesem Fall stimmt auch der ermittelte Gleichspannungsanteil dc mit dem dem Eingangssignal in Folge von Störeinflüssen oder Toleranzabweichungen überlagerte Gleich spannungsanteil genau überein, so daß eine zuverlässige Zuordnung der Bits zu den Symbolen des Eingangssignals S_in erfolgen kann.

Nach dem ersten Erzeugen eines Paketerkennungssignals werden der ent sprechende Korrelationswert c_v gespeichert und die Abtastung des Ein gangssignals S_in, die Berechnung des Gleichspannungsanteils dc sowie der Vergleich des dem Eingangssignal entsprechenden k-Bit-Worts mit dem erwarteten Synchronisationswort noch für eine gewisse Zeit für den Fall fortgesetzt, daß eine hohe Nebenmodulation ein vorzeitiges Über schreiten der Korrelationsschwelle zur Folge hat. Tritt während einer vor gebbaren Zeitdauer, die programmierbar ist, ein Korrelationswert c_v auf, der nicht nur den Korrelationsschwellenwert c_th sondern auch den vorhe rigen, gespeicherten Korrelationswert c_v übersteigt, so wird erneut ein Pa keterkennungsignal erzeugt und der dazu gehörige Gleichspannungswert dc wird für die weitere Verarbeitung des Eingangssignals S_in übernom men, während die vorherigen Werte verworfen werden.

Claims

1. Verfahren zum Erkennen eines Datenpakets in einem Datenstrom, bei dem
der Gleichspannungsanteil (dc) für ein demoduliertes, digitales Ein gangssignal (S_in) berechnet wird,
dem Eingangssignal (S_in) ein k-Bit-Wort zugeordnet wird, indem für jedes einem Bit entsprechende Symbol des Eingangssignals (S_in) ein Bit wert (1 oder 0) in Abhängigkeit vom Gleichspannungsanteil (dc) bestimmt wird,
das dem Eingangssignal (S_in) entsprechende k-Bit-Wort mit einem erwarteten k-Bit-Synchronisationswort verglichen wird, um einen Korre lationswert (c_v) zu bestimmen, und
ein Paketerkennungssignal (p_d) erzeugt wird, wenn der Korrelations wert (c_v) größer als ein Korrelationsschwellenwert (c_th) ist.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Be rechnung des Gleichspannungsanteils (d_c)
das Eingangssignal (S_in) abgetastet wird, um eine dem Eingangs signal (S_in) entsprechende Folge von Abtastwerten (h_i) zu erzeugen, und
aus einer ausgewählten Anzahl (1) von Abtastwerten (h_i) der Gleich spannungsanteil (dc) des Eingangssignals (S_in) berechnet wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Gleichspannungsanteil (dc) des Eingangssignals (S_in) nach jeder Abta stung des Eingangssignals (S_in) zumindest solange neu berechnet wird, bis der durch Vergleich des dem Eingangssignal (S_in) entsprechenden k- Bit-Worts mit einem erwarteten k-Bit-Synchronisationswort ermittelte Korrelationswert (c_v) größer als der Korrelationsschwellenwert (c_th) ist.

4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß
nach dem Erzeugen eines Paketerkennungssignals (p_d) der entspre chende Korrelationswert (c_v) gespeichert und die Abtastung des Eingangs signals (S_in), die Berechnung des Gleichspannungsanteils (d_c) sowie der Vergleich des dem Eingangssignal (S_in) entsprechenden k-Bit-Worts mit einem erwarteten k-Bit-Synchronisationswort zum Ermitteln des Korrelationswert (c_v) noch für eine vorgebbare Zeitdauer fortgesetzt wird, und
nochmals ein Paketerkennungssignal (p_d) erzeugt wird, wenn ein er neut ermittelter Korrelationswert (c_v) größer als der Korrelationsschwel lenwert (c_th) und größer als der zuvor ermittelte, gespeicherte Korrela tionswert (c_v) ist.

5. Verfahren nach einem der vorstehenden Ansprüche, dadurch ge kennzeichnet, daß zum Bestimmen des dem Eingangssignal (S_in) entspre chenden k-Bit-Worts
das Eingangssignal (S_in) abgetastet wird, um eine dem Eingangs signal (S_in) entsprechende Folge von Abtastwerten (h_i) zu erzeugen, und
jedem Abtastwert (h_i) einer ausgewählten Vielzahl (k) von Abtastwer ten (h_i) in Abhängigkeit vom Gleichspannungsanteil (dc) des Eingangs signals (S_in) ein Bitwert (1 oder 0) zugeordnet wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeich net, daß
das Eingangssignal (S_in) mit einer Frequenz (fsample) abgetastet wird, die so gewählt ist, daß die Überabtastrate (s_r) wenigstens gleich zwei ist (s_r ≧ 2), daß also für jedes Symbol wenigstens zwei Abtastwerte (h_i) er mittelt werden, und
zum Bilden des dem Eingangssignal (S_in) entsprechenden k-Bit- Worts jeweils nur ein Abtastwert (h_i) pro Symbol ausgewählt wird.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Vielzahl (k) von Abtastwerten (h_i) zum Bilden des dem Eingangssignal (S_in) entsprechenden k-Bit-Worts so aus der Folge von Abtastwerten (h_i) auge wählt wird, daß die ausgewählten Abtastwerte (h_i) innerhalb der Folge je weils im wesentlichen den gleichen Abstand voneinander haben.

8. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß
die Anzahl (1) von Abtastwerten (h_i) zum Berechnen des Gleichspan nungsanteils (dc) des Eingangssignals (S_in) so gewählt wird, daß die Abtastwerte (h_i) Bereichen im erwarteten k-Bit-Synchronisationswort entsprechen, die im wesentlichen die gleiche Anzahl von Bits mit dem Wert "0" und Bits mit dem Wert "1" aufweisen, und
der Gleichspannungsanteil (dc) als Mittelwert der Abtastwerte (h_i) berechnet wird.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Anzahl (1) von Abtastwerten (h_i) zum Berechnen des Gleichspannungsan teils (dc) aus zumindest einer Gruppe von unmittelbar aufeinander folgen den Abtastwerten (h_i) besteht, die mehreren aufeinander folgenden Sym bolen entsprechen.

10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die Anzahl (1) von Abtastwerten (h_i) zum Berechnen des Gleichspannungsan teils (dc) aus zwei Gruppen von Abtastwerten (h_i) besteht, die durch eine Vielzahl von Abtastwerten (h_i) von einander getrennt ist.

11. Vorrichtung zum Erkennen von Datenpaketen in einem Datenemp fangsstrom mit:
einer Verzögerungsleitung (22), die eine Anzahl (n) von Speicherplät zen (22.i) aufweist, in denen Abtastwerte (h_i) eines demodulierten digita len Eingangssignals (S_in) seriell gespeichert werden,
einer Gleichspannungsanteil-Ermittlungsschaltung (30), die mit der Verzögerungsleitung (22) verbunden ist, um einen Gleichsspannungsan teil (dc) des Eingangssignals (S_in) als Mittelwert einer ausgewählten An zahl (1) von Abtastwerten (h_i) zu berechnen,
einer mit der Verzögerungsleitung (22) und der Gleichspannungsan teil-Ermittlungsschaltung (30) verbundenen Dekodierschaltung (37), die eine Vielzahl (k) von Abtastwerten (h_i) mit dem Gleichspannungsanteil (dc) vergleicht, um jedem Abtastwert (h_i) einen Bitwert (0 oder 1) zuzuordnen und so ein dem Eingangssignal (S_in) entsprechendes k-Bit-Wort zu bil den,
einer Vergleichs- und Korrelationsberechnungschaltung (41), die das dem Eingangssignal (S_in) entsprechende k-Bit-Wort mit einem erwarteten k-Bit-Synchronisationswort vergleicht und einen Korrelationswert (c_v) für das dem Eingangssignal (S_in) entsprechende k-Bit-Wort berech net, und
einer Korrelationswertvergleichsschaltung (43), die den von der Ver gleichs- und Korrelationsberechnungschaltung (41) gelieferten Korrela tionswert (c_v) mit einem Korrelationsschwellenwert (c_th) vergleicht, um ein Paketerkennungssignal (p_d) zu liefern, wenn der Korrelationswert (c_v) größer oder gleich dem Korrelationsschwellenwert (c_th) ist.

12. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Anzahl (n) von Speicherplätzen (22.i) der Verzögerungsleitung (22), der Anzahl (k) von Bits im k-Bit-Synchronisationswort multipliziert mit der Überabtastrate (s_r), also mit der Anzahl von Abtastwerten (h_i) pro Symbol, entspricht.

13. Vorrichtung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die Dekodierschaltung (37) eine Vielzahl (k) von Vergleichskreisen umfaßt, an die jeweils der Gleichspannungsanteil (dc) angelegt ist und von denen jeder mit einem der Speicherplätze (22.i) der Verzögerungsleitung (22) verbunden ist, um den jeweiligen Abtastwert (h_i) mit dem Gleichspan nungsanteil (dc) zu vergleichen und einen Bitwert (1 oder 0) zu ermitteln, so daß an Ausgängen (out(i)) der Dekodierschaltung das dem Eingangs signal (S_in) entsprechende k-Bit-Wort anliegt.

14. Vorrichtung nach Anspruch 11, 12 oder 13, dadurch gekennzeich net, daß die Gleichspannungsanteil-Ermittlungsschaltung (30) zumin dest einen Addierkreis (33) und eine über ein Halteglied (34) mit dem Aus gang des Addierkreises (33) verbundene Dividierschaltung (36) aufweist, wobei
ein Eingang des Addierkreises (33) mit einem ersten Speicherplatz (22.m₁, 22.m₃) der Verzögerungsleitung (22) und ein anderer Eingang mit einem zweiten Speicherplatz (22.m₂, 22.m₄) der Verzögerungsleitung (22) verbunden ist, der durch eine Vielzahl von Speicherplätzen (22.i) vom er sten Speicherplatz (22.m₁, 22.m₃) getrennt ist,
der Eingang, der mit dem zweiten Speicherplatz (22.m₂, 22.m₄) ver bunden ist, negiert ist, und
der Ausgang des Addierkreises (33) über das Halteglied (34) an einen dritten Eingang zurückgeführt ist, so daß bei jeder Addition das Ergebnis der vorhergehenden Addition mit addiert wird, und wobei
die vom Haltekreis (34) gelieferte Summe in der Dividierschaltung durch einen dem Abstand der Speicherplätze (22.m₁, 22.m₃; 22.m₂, 22.m₄) entsprechende Wert (m₁ - m₂; m₃ - m₄) geteilt wird, um den Gleichspannungsanteil (dc) zu berechnen.

15. Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß zwei mit Speichplätzen (22.m₁, 22.m₃; 22.m₂, 22.m₄) der Verzögerungslei tung (22) verbundene Addierkreise (33) vorgesehen sind, deren Ausgangs signale über einen weiteren Addierkreis (35) an die Dividierschaltung (36) geliefert werden.

16. Vorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die mit der Dekodierschaltung (37) und einem das er wartete k-Bit-Synchronisationswort speichernden Register (42) verbun dene Vergleichs- und Korrelationsberechnungschaltung (41) neben einer Vielzahl (k) von Vergleichskreisen zum Vergleichen des von der Dekodier schaltung (37) gelieferten, dem Eingangssignal entsprechenden k-Bit- Wort mit dem k-Bit-Synchronisationswort ein Korrelationsglied aufweist, das für jedes übereinstimmende Bit-Paar eine Eins aufaddiert, um den Korrelationswert (c_v) zu berechnen.