DE10003700A1

DE10003700A1 - Digitales Filter

Info

Publication number: DE10003700A1
Application number: DE2000103700
Authority: DE
Inventors: Kumar Jain Raj; How Low Seo
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-01-28
Filing date: 2000-01-28
Publication date: 2001-10-11
Also published as: WO2001056154A2; WO2001056154A3

Abstract

Das beschriebene digitale Filter zeichnet sich dadurch aus, daß wenigstens einem der vorhandenen Multiplizierer bei aufeinanderfolgenden Multiplizier-Vorgängen und/oder wenigstens einem der vorhandenen Addierer bei aufeinanderfolgenden Addier-Vorgängen unterschiedliche Variablen oder Konstanten repräsentierende Daten zuführbar sind und/oder daß die Ergebnisse von aufeinanderfolgenden Multiplizier- bzw. Addiervorgängen unterschiedlich weiterverarbeitet werden. Ein solches digitales Filter läßt sich mit minimalem Aufwand realisieren.

Description

Die vorliegende Erfindung betrifft eine Vorrichtung gemäß dem Oberbegriff des Patentanspruchs 1, d. h. ein digitales Filter mit einem oder mehreren Multiplizierern und/oder Addierern.

Ein solches Filter ist beispielsweise ein sogenanntes Butter worth-IIR-Filter.

Bei Verwendung von

als die Übertragungsfunktion eines digitalen IIR-Filters zweiten Grades, und mit

b₁₀ = b₁₂ = 1

und

b₁₁ = -2

läßt sich ein Butterworth-IIR-Filter vierten Grades durch die Übertragungsfunktion

charakterisieren und durch die in Fig. 2 gezeigte Anordnung realisieren.

Die Anordnung gemäß Fig. 2 umfaßt Multiplizierer M1 bis M9, Addierer A1 bis A8, Verzögerungsglieder D1 bis D4, und Quan tisierungseinrichtungen Q1 bis Q3.

Die zu filternde Signale umfassen im betrachteten Beispiel 16 Bits und werden, nachdem hinter ihr niederwertigstes Bit fünf Nullen angefügt wurden, über einen Eingangsanschluß I in die Filteranordnung eingegeben. Das Ergebnis der Filterung ist ein 16 Bits umfassendes Signal, das aus einem Ausgangs anschluß O der Filteranordnung ausgegeben wird.

Die Filteranordnung gemäß Fig. 2 resultiert aus der stan dardmäßigen Umsetzung der vorgegebenen Übertragungsfunktion in Hardware. Deshalb, und weil es sich anhand der Fig. 2 auch leicht nachvollziehen läßt, wie die eingegebenen Signale in der Filteranordnung verarbeitet werden, wird auf eine wei tergehende Erläuterung der Filteranordnung gemäß Fig. 2 ver zichtet.

Der Vollständigkeit halber sei darauf hingewiesen,

- daß die Angaben, die in den die Multiplizierer M1 bis M9 repräsentierenden Blöcken enthalten sind, den Wert angeben, mit dem die den jeweiligen Multiplizierern zugeführten Da ten multipliziert werden,
- daß die Zahlen neben den Verbindungsleitungen zwischen den einzelnen Filteranordnungs-Einheiten die Anzahl der Bits angeben, die die über betreffenden Verbindungsleitungen transferierten Werte umfassen, und
- daß die Angaben, die in den die Quantisierungseinrichtungen Q1 bis Q3 repräsentierenden Blöcken enthalten sind, die Nummern der Bits angeben, die die jeweiligen Quantisie rungseinrichtungen passieren lassen (die anderen Bits wer den abgeschnitten).

Durch die Filteranordnung gemäß Fig. 2 durchgeführte Filte rung führt exakt zu dem angestrebten (zu dem durch die Über tragungsfunktion definierten) Ergebnis. Die praktische Reali sierung der Filteranordnung erfordert allerdings einen sehr hohen Aufwand: im betrachteten Beispiel werden insgesamt 9 Multiplizierer, 8 Addierer, 4 Verzögerungsglieder und 3 Quan tisierungseinheiten benötigt.

Digitale Filter können auch softwaremäßig, d. h. durch die Ausführung eines entsprechenden Programmes auf einer pro grammgesteuerten Einheit wie einem Mikroprozessor, einem Mi krocontroller oder einem Signalprozessor realisiert werden. Da durchzuführende Filterungen meistens in Echtzeit zu erfol gen haben, müssen zur Filterung verwendete programmgesteuerte Einheiten eine sehr hohe Rechenleistung aufweisen, wodurch auch diese Möglichkeit der Filter-Realisierung mit einem sehr hohen Aufwand verbunden ist.

Entsprechendes gilt auch für andere digitale Filter als den erwähnten Butterworth-IIR-Filter.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, das digitale Filter gemäß dem Oberbegriff des Patentanspruchs 1 derart weiterzubilden, daß sich dieses mit minimalem Auf wand realisieren läßt.

Diese Aufgabe erfindungsgemäß durch ein digitales Filter ge löst, das die im kennzeichnenden Teil des Patentanspruchs 1 beanspruchten Merkmale aufweist.

Das erfindungsgemäße digitale Filter zeichnet sich demnach dadurch aus, daß wenigstens einem der vorhandenen Multipli zierer bei aufeinanderfolgenden Multiplizier-Vorgängen unter schiedliche Variablen oder Konstanten repräsentierende Daten zuführbar sind und/oder daß die Ergebnisse von aufeinander folgenden Multiplizier-Vorgängen unterschiedlich weiter verarbeitet werden und/oder daß wenigstens einem der vorhandenen Addierer bei aufeinanderfolgenden Addier-Vorgängen unterschiedliche Variablen oder Konstanten repräsentierende Daten zuführbar sind und/oder daß die Ergebnisse von auf einanderfolgenden Addier-Vorgängen unterschiedlich weiter verarbeitet werden.

Dadurch ist es möglich, die vorhandenen Multiplizierer und/oder Addierer für unterschiedliche Multiplikationen zu verwenden. Damit muß nicht für jede der zur Filterung durch zuführenden Multiplikationen und/oder Additionen ein eigener Multiplizierer bzw. Addierer vorgesehen werden; die vorhande nen Multiplizierer bzw. Addierer können (bei Ausführung der Filterung durch eine mehrere Arbeitsschritte umfassende Ar beitsschritt-Folge) für mehrere der bei der Filterung durch zuführende Multiplikationen bzw. Additionen verwendet werden.

Dadurch kommt ein wie beansprucht ausgebildetes digitales Filter mit erheblich weniger Multiplizierern und Addierern aus als es bei auf herkömmliche Art und Weise aufgebauten di gitalen Filtern der Fall ist. Digitale Filter lassen sich so mit minimalem Aufwand realisieren.

Vorteilhafte Weiterbildungen der Erfindung sind den Unter ansprüchen, der folgenden Beschreibung, und den Figuren ent nehmbar.

Die Erfindung wird nachfolgend anhand eines Ausführungs beispiels unter Bezugnahme auf die Figuren näher erläutert.

Es zeigen

Fig. 1 das nachfolgend näher beschriebene digitale Filter, und

Fig. 2 ein auf herkömmliche Art und Weise realisiertes digi tales Filter.

Das im folgenden beschriebene digitale Filter ist ein Butter worth-IIR-Filter vierten Grades. Es sei jedoch bereits an dieser Stelle darauf hingewiesen, daß die Besonderheiten des nachfolgend beschriebenen digitalen Filters auch bei beliebi gen anderen digitalen Filtern, d. h. auch bei Filtern, die keine Butterworth-IIR-Filter sind und/oder nicht Filter vier ten Grades sind, zum Einsatz kommen können.

Das beschriebene digitale Filter zeichnet sich unter anderem dadurch aus, daß wenigstens einem der vorhandenen Multipli zierer bei aufeinanderfolgenden Multiplizier-Vorgängen unter schiedliche Variablen oder Konstanten repräsentierende Daten zuführbar sind und/oder daß die Ergebnisse von aufeinander folgenden Multiplizier-Vorgängen unterschiedlich weiterverar beitet werden und/oder daß wenigstens einem der vorhandenen Addierer bei aufeinanderfolgenden Addier-Vorgängen unter schiedliche Variablen oder Konstanten repräsentierende Daten zuführbar sind und/oder daß die Ergebnisse von aufeinander folgenden Addier-Vorgängen unterschiedlich weiterverarbeitet werden.

Ein digitales Filter, das diese Eigenschaften aufweist, ist in Fig. 1 dargestellt.

Das in der Fig. 1 gezeigte Filter umfaßt Speichereinrichtun gen S101 bis S109, Addierer A101 bis A103, Multiplizierer M101 und M102, und Multiplexer MUX101 bis MUX107.

Die Ein- und Ausgangssignale der genannten Filterkomponenten umfassen bestimmte, nachfolgend im einzelnen angegebene An zahlen von Bits. Auf die genannten Zahlen besteht jedoch kei ne Einschränkung.

Der Addierer A101 addiert das 22 Bits umfassende Ausgangs signal des Multiplexers MUX103 und das 23 Bits umfassende Ausgangssignal des Multiplexers M104 und gibt ein 23 Bits um fassendes Ergebnis add_out aus; der Addierer A102 addiert das Ausgangssignal des Multiplizierers M102 und den in der Spei chereinrichtung S107 gespeicherten, 36 Bits umfassenden Wert und gibt ein 36 Bits umfassendes Ergebnis mac_out aus; und der Addierer A103 addiert das 1 Bit umfassende Ausgangssignal des Multiplexers M106 und das 27 Bits umfassende Aus gangssignal des Multiplexers M107 und gibt ein 27 Bits um fassendes Ergebnis aus.

Der Multiplizierer M101 multipliziert das 21 Bits umfassende Ausgangssignal des Multiplexers MUX101 mit der Konstante 21 und gibt ein 22 Bits umfassendes Ergebnis aus. Diese Multi plikation kann durch eine Verschiebe-Operation und ein an schließendes Negieren des Ergebnisses durchgeführt werden, so daß der Multiplizierer M101 nicht wirklich durch einen Multi plizierer realisiert werden muß. Der Multiplizierer M102 mul tipliziert das 23 Bits umfassende Ausgangssignal des Multi plexers M105 und das 12 Bits umfassende Ausgangssignal der Speicherhinrichtung S105.

Der Multiplexer MUX101 erhält als Eingangssignale die in den Speichereinrichtungen S101 und S103 gespeicherten, jeweils 21 Bits umfassenden Daten und gibt eines dieser Signale zum Mul tiplizierer M101 und zu den Multiplexern MUX103 und MUX105 aus; der Multiplexer MUX102 erhält als Eingangssignale die in den Speichereinrichtungen S102 und S104 gespeicherten, je weils 21 Bits umfassenden Daten und gibt eines dieser Signale zu den Multiplexern MUX104 und MUX105 aus; der Multiplexer MUX103 erhält als Eingangssignale das 21 Bits umfassende Aus gangssignal des Multiplexers MUX101 und das 22 Bits um fassende Ausgangssignal des Multiplizierers M101 und gibt ei nes dieser Signale zum Addierer A101 aus; der Multiplexer MUX104 erhält als Eingangssignale das 21 Bits umfassende Aus gangssignal des Multiplexers MUX102 und die in der Spei chereinrichtung S106 gespeicherten, 23 Bits umfassenden Da ten, und gibt eines dieser Signale zum Addierer A101 aus; der Multiplexer MUX105 erhält als Eingangssignale das 23 Bits um fassende Ausgangssignal add_out des Addierers A101, die 21 Bits umfassenden Ausgangssignale der Multiplexer MUX101 und MUX102, und das 16 Bits umfassende Eingangssignal der Anord nung, und gibt eines Signale an den Multiplizierer M102 aus; der Multiplexer MUX106 erhält als Eingangssignale das Vor zeichen-Bit des Ausgangssignals des Addierers A102 und den konstanten Wert "1", und gibt eines dieser Signale an den Ad dierer A103 aus; der Multiplexer MUX107 erhält als Ein gangssignale die Bits 9 bis 35 des insgesamt 36 Bits um fassenden Ausgangssignals des Addierers A102 und die Bits 10 bis 35 des in der Speichereinrichtung S107 gespeicherten, 36 Bits umfassenden Wertes, und gibt eines dieser Signale an den Addierer A103 aus.

In der Speichereinrichtung S101 wird ein 21 Bits umfassendes, im folgenden mit x11 bezeichnetes Zwischenergebnis gespei chert; in der Speichereinrichtung SiO₂ wird ein 21 Bits um fassendes, im folgenden als x12 bezeichnetes Zwischenergebnis gespeichert; in der Speichereinrichtung S103 wird ein 21 Bits umfassendes, im folgenden als x21 bezeichnetes Zwischenergeb nis gespeichert; in der Speichereinrichtung S104 wird ein 21 Bits umfassendes, im folgenden als x22 bezeichnetes Zwischen ergebnis gespeichert; in der Speichereinrichtung S105 sind die jeweils zwölf Bits umfassenden Konstanten c0, -a12, -a11, c1, -a22, -a21, und c2 der durch die Anordnung realisierten Übertragungsfunktion gespeichert; in der Speichereinrichtung S106 wird ein 23 Bits umfassendes, im folgenden als tmp be zeichnetes Zwischenergebnis (das Ausgangssignal add_out des Addierers A101) gespeichert; in der Speichereinrichtung S107 wird ein 36 Bits umfassendes, im folgenden als acc bezeichne tes Zwischenergebnis (das Ausgangssignal mac_out des Addie rers A102) gespeichert; in der Speichereinrichtung S108 wird ein 27 Bits umfassendes, im folgenden als sat1 bezeichnetes Zwischenergebnis (das Ausgangssignal des Addierers A103) ge speichert; und in der Speichereinrichtung S109 wird ein 26 Bit umfassendes, im folgenden als saß bezeichnetes Zwischen ergebnis (die höchstwertigen 26 Bits des insgesamt 27 Bits umfassenden Ausgangssignals des Addierers A103) gespeichert.

Die Speichereinrichtung S108 ist mit den Speichereinrichtun gen S101 und S103 verbunden und kann die in ihr gespeicherten Daten dorthin übertragen. Darüber hinaus sind auch die Spei chereinrichtungen S101 und SiO₂, sowie die Speichereinrich tungen S103 und S104 miteinander verbunden; dadurch kann die Speichereinrichtung S101 Daten an die Speichereinrichtung S102, und die Speichereinrichtung S103 Daten an die Spei chereinrichtung S104 übertragen.

Das zu filternde Signal input umfaßt 16 Bits und wird über einen Eingangsanschluß I eingegeben, welcher, wie vorstehend bereits erwähnt wurde, mit einem der Eingangsanschlüsse des Multiplexers M105 verbunden ist; das Ergebnis output der Fil terung umfaßt ebenfalls 16 Bits und wird über einen Aus gangsanschluß O, welches zugleich der Ausgangsanschluß der Speichereinrichtung S109 ist, ausgegeben.

Die Erzeugung der Ausgangssignale erfolgt im betrachteten Beispiel in 8 aufeinanderfolgenden Schritten (pro Ausgangs signal), wobei die einzelnen Schritte jeweils eine Takt periode dauern und folgende Operationen umfassen:

Schritt 1:

- Beschreiben der Speichereinrichtung S107 (acc) mit dem Wert 0;
- Durchführung der Berechnung
input . c0 + acc
durch den Multiplizierer M102 und den Addierer A102 und Ausgabe des Ergebnisses mac_out aus dem Addierer A102;

Schritt 2:

- Einschreiben von mac_out in die Speichereinrich tung S107 (acc);
- Durchführung der Berechnung
(x12 . (-a12)) + acc
durch den Multiplizierer M102 und den Addierer A102 und Ausgabe des Ergebnisses mac_out aus dem Addierer A102;

Schritt 3:

- Einschreiben von mac_out in die Speichereinrich tung S107 (acc);
- Durchführung der Berechnung
(x11 . (-a11)) + acc
durch den Multiplizierer M102 und den Addierer A102 und Einschreiben des Ergebnisses mac_out in die Speichereinrichtung S108 (sat1);
- Durchführung der Berechnung
x12 - (2 . x11)
durch den Multiplizierer M101 und den Addierer A101 und Ausgabe des Ergebnisses add_out aus dem Addierer A101;

Schritt 4:

- Beschreiben der Speichereinrichtung S107 (acc) mit dem Wert 0;
- Beschreiben der Speichereinrichtung S102 (x12) mit dem Inhalt der Speichereinrichtung S101 (x11);
- Beschreiben der Speichereinrichtung S101 (x11) mit dem Inhalt der Speichereinrichtung S108 (sat1)
- Einschreiben von add_out in die Speichereinrich tung S106 (tmp);
- Durchführung der Berechnung
((tmp + x11) . c1) + acc
durch den Addierer A101, den Multiplizierer M102 und den Addierer A102 und Ausgabe des Ergeb nisses mac_out aus dem Addierer A102;

Schritt 5:

- Einschreiben von mac_out in die Speichereinrich tung S107 (acc);
- Durchführung der Berechnung
x22 . (-a22)) + acc
durch den Multiplizierer M102 und den Addierer A102 und Ausgabe des Ergebnisses mac_out aus dem Addierer A102;

Schritt 6:

- Einschreiben von mac_out in die Speichereinrich tung S107 (acc);
- Durchführung der Berechnung
(x21 . (-a21)) + acc
durch den Multiplizierer M102 und den Addierer A102 und Einschreiben des Ergebnisses mac_out in die Speichereinrichtung S108 (sat1);
- Durchführung der Berechnung
x22 - (2 . x21)
durch den Multiplizierer M101 und den Addierer A101 und Ausgabe des Ergebnisses add_out aus dem Addierer A101;

Schritt 7:

- Beschreiben der Speichereinrichtung S107 (acc) mit dem Wert 0;
- Beschreiben der Speichereinrichtung S104 (x22) mit dem Inhalt der Speichereinrichtung S103 (x21);
- Beschreiben der Speichereinrichtung S103 (x21) mit dem Inhalt der Speichereinrichtung S108 (sat1);
- Einschreiben von add_out in die Speichereinrich tung S106 (tmp);
- Durchführung der Berechnung
((tmp + x21) . c2) + acc
durch den Addierer A101, den Multiplizierer M102, und den Addierer A102 und Ausgabe des Er gebnisses mac_out aus dem Addierer A102;

Schritt 8:

- Einschreiben von mac_out in die Speichereinrich tung S107 (acc);
- Beschreiben der Speichereinrichtung S109 (sat3) mit dem Inhalt der Speichereinrichtung S107 (acc);
- Ausgabe des Inhalts der Speichereinrichtung S109 (sat3) zum Ausgangsanschluß O der Filteranord nung.

Die Ansteuerung der Anordnung gemäß Fig. 1 derart, daß diese wiederholt (für jedes Eingangssignal, das ihr zugeführt wird, bzw. für jedes Ausgangssignal, das sie zu erzeugen hat) die vorstehend beschriebenen Schritte ausführt, erfolgt durch ein in der Fig. 1 nicht gezeigtes Steuerwerk. Dieses Steuerwerk muß zur Steuerung der Anordnung nur dafür sorgen,

- die Multiplexer so angesteuert werden, daß den Filteranord nungs-Komponenten zu den richtigen Zeitpunkten und in der richtigen Reihenfolge die jeweils benötigten Daten zuge führt werden,
- die Addierer und die Multiplizierer zu den richtigen Zeit punkten in Betrieb gesetzt werden, und
- die Speichereinrichtungen so zu beschreiben und auszulesen wie es in der Beschreibung der Schritte 1 bis 8 angegeben ist.

Eine wie beschrieben aufgebaute und gesteuerte Filteranord nung liefert exakt die selben Ergebnisse wie eine auf her kömmliche Art und Weise (beispielsweise nach Art der Fig. 2) realisierte Filteranordnung. Wie unschwer zu erkennen ist, weist die beschriebene Anordnung jedoch einen erheblich ein facheren Aufbau auf: sie kommt mit nur einem Multiplizierer und drei Addieren aus; demgegenüber müssen bei der herkömm lich realisierten Anordnung gemäß Fig. 2 insgesamt neun Mul tiplizierer und acht Addierer vorgesehen werden.

Dabei wirkt sich insbesondere die drastische Reduzierung der Multiplizierer vorteilhaft aus. Multiplizierer sind nämlich bekanntlich besonders aufwendig in der Realisierung und be nötigen auch besonders viel Platz.

Andererseits lassen sich die zusätzlichen Elemente, die in der beschriebenen Anordnung vorgesehen werden müssen, um die vorhandenen Addierer und Multiplizierer durch eine Mehrfach- Nutzung derselben effizienter einzusetzen, also die Multi plexer und das Steuerwerk zur Steuerung der in der Fig. 1 gezeigten Anordnung ohne nennenswerten Aufwand realisieren.

Die vom Steuerwerk durchzuführenden Steuervorgänge sind äu ßerst einfach. Deshalb, und weil die in den Schritten 1 bis 8 durchzuführenden Operationen nicht an Bedingungen geknüpft sind und auch nicht aus anderen Gründen modifiziert werden müssen, läßt sich das Steuerwerk durch eine einfach auf gebaute Logik realisieren. Die gesamte Filteranordnung läßt sich damit durch eine klein und einfach aufbaubare state ma chine realisieren.

Für die Erzielung eines besonders einfachen Aufbaus der Fil teranordnung erweist es sich ferner als vorteilhaft, wenn in der Übertragungsfunktion, die die betreffende Filteranordnung aufzuweisen hat, von den darin vorkommenden Konstanten, wel ches im betrachteten Beispiel a. ., b. . ., und c. sind, be stimmte Konstanten durch eine entsprechende Festlegung der jeweils anderen Konstanten auf leicht handhabbare Werte (vor zugsweise ±1 oder ±2ⁿ) gebracht werden, wie es vorliegend bei den Konstanten b₁₀, b₁₁ und b₁₂ praktiziert wurde. Dadurch kön nen die Multiplizierer, die zur Berücksichtigung der betref fenden Konstanten normalerweise vorgesehen werden müßten, weggelassen werden oder durch einfache andere Einrichtungen (beispielsweise ein Schieberegister) ersetzt werden können.

Die beschriebene Filteranordnung arbeitet trotz der genannten Vorteile nicht langsamer, sondern eher noch schneller als herkömmliche Filter, und zwar unabhängig davon, ob die her kömmlichen Filter hardwaremäßig oder softwaremäßig realisiert sind; die durchzuführende Filterung wird auch bei herkömm liche Filtereinrichtungen in mehr oder weniger vielen aufein anderfolgenden Schritten ausgeführt.

Ein wie beschrieben aufgebautes digitales Filter läßt sich damit ohne Inkaufnahme von Nachteilen mit erheblich geringe rem Aufwand realisieren als ein auf herkömmliche Art und Wei se aufgebautes digitales Filter.

Bezugszeichenliste

Ax Addierer
acc Zwischenergebnis
add_out Ausgabgssignal von A101
ax Konstanten
cx Konstanten
Dx Verzögerungsglied
I Eingangsanschluß der Filteranordnung
max_out Ausgabgssignal von A102
Mx Multiplizierer
MUXx Multiplexer
O Ausgangsanschluß der Filteranordnung
Qx Quantisiereinrichtungen
Sx Speichereinrichtungen
sat1 Zwischenergebnis
sat3 Zwischenergebnis
tmp Zwischenergebnis
xx Zwischenergebnis

Claims

1. Digitales Filter mit einem oder mehreren Multiplizierern und/oder Addierern, dadurch gekennzeichnet, daß wenigstens einem der vorhandenen Multiplizierer (Mx) bei aufeinanderfolgenden Multiplizier-Vorgängen unterschiedliche Variablen oder Konstanten repräsentierende Daten zuführbar sind und/oder daß die Ergebnisse von aufeinanderfolgenden Multiplizier-Vorgängen unterschiedlich weiterverarbeitet wer den und/oder daß wenigstens einem der vorhandenen Addierer (Ax) bei aufeinanderfolgenden Addier-Vorgängen unterschiedli che Variablen oder Konstanten repräsentierende Daten zuführ bar sind und/oder daß die Ergebnisse von aufeinanderfolgenden Addier-Vorgängen unterschiedlich weiterverarbeitet werden.

2. Digitales Filter nach Anspruch 1, dadurch gekennzeichnet, daß das Zuführen der unterschiedliche Variablen oder Kon stanten repräsentierenden Daten zu den Eingangsanschlüssen der Multiplizierer (Mx) und/oder Addierer (Ax) unter Verwen dung von Multiplexern (MUXx) erfolgt.

3. Digitales Filter nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß das Zuführen der unterschiedliche Variablen oder Konstan ten repräsentierenden Daten zu den Eingangsanschlüssen der Multiplizierer (Mx) und/oder Addierer (Ax) dadurch erfolgt,
daß als Datenquelle eine Speichereinrichtung (S105) verwendet wird, in welcher mehrere Variablen oder Konstanten repräsen tierende Daten speicherbar sind, und welche so aufgebaut ist und/oder so angesteuert wird, daß aufeinanderfolgend ausgege bene Daten unterschiedliche Variablen oder Konstanten reprä sentierende Daten sind.

4. Digitales Filter nach Anspruch 3, dadurch gekennzeichnet, daß die Speichereinrichtung (S105) durch eine Speicher einrichtung gebildet wird, welche die gespeicherten Daten au tomatisch in einer vorbestimmten Reihenfolge ausgibt.

5. Digitales Filter nach einem der vorhergehenden An sprüche, dadurch gekennzeichnet,
daß das digitale Filter zur Durchführung einer Filterung aus gelegt ist, bei welcher wiederholt eine mehrere Arbeits schritte umfassende Arbeitsschritt-Folge ausgeführt wird, und
daß die Multiplizierer (Mx) und Addierer (Ax), denen bei auf einanderfolgenden Multiplizier- bzw. Addiervorgängen unter schiedliche Variablen oder Konstanten repräsentierende Daten zuführbar sind, in mehreren oder allen Schritten eine Multi plikation bzw. eine Addition durchführen können.

6. Digitales Filter nach einem der vorhergehenden An sprüche, dadurch gekennzeichnet, daß das digitale Filter durch eine state machine gebildet wird.