DD272177A1 - Speicherprogrammierbarer kaskadierbarer mikrokontroller - Google Patents

Abstract

Die Erfindung betrifft einen speicherprogrammierbaren kaskadierbaren Mikrokontroller (SKM), der integrierbar und in Verbindung mit einem externen Programmspeicher (ROM) einen Mikrokontroller fuer binaere Ablaufsteuerungen realisiert. Durch die erfindungsgemaesse schaltungstechnische Anordnung logischer Mittel der Digitaltechnik kann eine solche Steuerung sowohl mit einem SKM wie auch mit einer nicht begrenzten Anzahl weiterer SKM gleichen Typs als Kontrollersystem (MK) in Verbindung mit einem ROM realisiert werden, wobei im MK ein SKM als Master die weiteren als Slave arbeiten und sowohl der Arbeitsmodus jedes SKM wie auch die Belegung der Steuereingaenge der weiteren SKM als Sensoreingaenge oder als Aktuatorausgaenge, durch aeussere Beschaltung der SKM programmierbar ist. Fig. 1

Description

Titel der Erfindung:

Speicherprogrammierbarer kaskadierbarer Mikrokontroller

Anwendungsgebiet der Erfindung:

Die Erfindung betrifft einen speicherprogrammierbaren kaskadierbaren Mikrokontroller SKM, der zur Steuerung verschiedenster Arten von Maschinen und Prozessn unter Berücksichtigung vorgewählter Einstellgrößen und des Prozeßfortschrittes und -ergebnisses das Stellen von Aktuatoren und Anzeigen programmgesteuert vornimmt. Ein solcher Mikrokontroller bildet zusammen mit einem zugehörigen Programmspeicher, in dem die für den jeweils vorliegenden Anwendungsfall benötigten Steueralgorithmen als Programme abgelegt sind, eine speicherprogrammierbare Steuerung.

Charakteristik des bekannten Standes der Technik:

Es ist bekannt, Controllerschaltungen für Maschinen und Prozesse durch Mikroprozessorsysteme zu realisieren, wobei zum Anschluß der Sensor- und Aktuatorleitungen E/A-Ports zu verwenden sind. Die Anzahl der anschließbaren Sensor- und Aktuatorleitungen wird durch die Anzahl der angeschlossenen Ports bestimmt. Der Nachteil solcher Steuerungssysteme besteht in der Vielzahl der erforderlichen Komponenten (CPU, PIO, SIO, CTC) und den dadurch entstehenden Materialkosten, dem damit verbundenen Montageaufwand,

der benötigten Leiterplattenfläche und dem Energiebedarf. Die Programmierung solcher Mikroprozessorsysteme ist zugeschnitten auf das enthaltene Rechenwerk; die Verarbeitung eines Sensorzustandes in einen Schaltbefehl einer Aktuatorleitung benötigt eine Vielzahl von Prögrammbefehlen.

Es ist weiter bekannt, für Steuerungen spezieller Einsatzgebiete Controller, die in integrierter Technik auch als Mikrokontroller bezeichnet werden, einzusetzen, welche je nach Einsatzfall in Verbindung mit oder selbständig ohne Mikroprozessorsystemen arbeiten können (Elektronik 34 (1985) 25, S. 75 - 77 und Elektronik 35 (1986) 6, S. 134 - 138).

Om den diesen Mikrokontrollern anhaftenden Nachteil, daß die Anzahl und die Variabilität der Sensor- und Aktuatoranschlüsse, wie auch der Umfang der internen Logik, insbesondere die Anzahl der Speicher und Register, dem diskreten Einsatzfall anzupassen sind, zu begegnen, wurde in dem DD-WP 228996 vorgeschlagen, einen modular aufreihbaren, d. h. kaskadierbaren, Schaltkreis in Form einer integrierten programmierbaren logischen Steuereinrichtung IPLS anzuwenden, duren zentrale Funktion in einem Bitver^rbeitungswerk mit zugeordnetem RAM in Form logischer Verknüpfungen von Bitvariablen besteht. Diese vorgeschlagene Lösung zur Kaskadlerung von Schaltkreisen IPLS weist jedoch für einen universellen Einsatz in Steuereinrichtungen mehrere Nachteile auf, wodurch deren Anwendungsbereich spürbar eingeschränkt wird. Ein Hauptnachteil besteht darin, daß die IPLS zur Erreichung der unbeschränkten Kaskadierbarkeit eine im integrierten Schaltkreis enthaltend verbindungsprogrammiorte Festadresse benötigt. Das bedeutet, daß für mehrere IPLS in unterschiedlichen Konfigurationen unterschiedliche Schaltkreistypen benötigt werden, die sich durch diese, die Festadresse darstellende Verbindung unterscheiden. Ein weiterer wesentlicher Nachteil besteht im Aufwand für die die Festadresse verarbeitende Adreßvergleichseinheit, für den dadurch benötigten Bauelemente-Adreßzähler, durch den in diesem Zusammenhang

notwendigen besonderen Initialisierungsvcr^ang zu Beginn der Arbeit eines Systems von IPLS, der zweckmäßig nur unter Kontrolle eines übergeordneten Steuerungssystems durchführbar ist, die damit erforderlichen zwei Pins für Initiglisierungsein- und -ausgang und die weiterhin damit verbundene Hierarchiebildung mit dem dazugehörigen Programmieraufwand. Ein .iJi.n wlichvjr Nachteil des IPLS ist ferner in der Notwendigkeit eines RAM zur Speicherung der Bitvariablen, die den Sensoren des SIiM entsprechen, zu sehen, somit die zu geringe Flexibilität bei Verwendung einer Ein-/Ausgabe-Einheit für Bitvariable und Adressierung des Programmspeichers

Nachteilig erscheint auch, daß in einem System von IPLS nur eine bestimmte IPLS zur Adressierung des Programmspeichers priorisiert ist, während der dafür vorgesehene Logikaufwand in den weiteren IPLS ungenutzt bleibt. Das gleiche gilt für die m jeder IPLS enthaltene Bitverarbeitungseinheit, deren Ergebnis nur in einem Schaltkreis' direkt verarbeitet wire, während sie in den weiteren lediglich zu Fehlermeldungen verwendbar ist, welche nur von einem übergeordneten Prozessorsystem' verarbeitbar sind. Damit erscheint die vorhandene logische Verarbeitungskapazität, bezogen auf den Erfindungsgegenstand nur unzureichend nutzbar.

Ziel der Erfindung:

Es ist das Ziel der Erfindung, eine technische Lösung, für einen speicherprogrammierbaren Mikrokontrollor anzugeben, der integrierbar ist, durch dessen Anwendung in Steuerungssystomen, die keine weiteren oder übergeordneten Steuereinrichtungen benötigen, Steuerungsprobleme mit sehr unterschiedlicher Anzahl sowohl von Sensor- als auch von Aktuatorleitungen, deren Summe auch die Zahl der Anschlüsse eines einzelnen Mikrokontrollers übersteigen kann, und mit unterschiedlich hohem Umfang an zu speichernden Programmbefehlen lösbar sind, wobei Art und Umfang benötigter Baugruppen die von üblichen Mikrokontrollern nicht übersteigen soll, und ohne daß mehr eis ein Schaltkreistyp erforderlich ist.

Darlegung des Wesens der Erfindung:

Der Erfindung liegt die Aufgabe zugrunde, die logische Struktur eines speicherprogrammierbaren Mikrokontrollers so zu gestalten, daß er in integrierter Technik hergestellt werden kann und daß es durch Kaskadierung mehrerer völlig gleicher derartiger Mikrokontroller SKM in einem Kontrollersystem in Verbindung mit einem Programmspeicher ohne weitere Steuer- oder Prozessoralemente ermöglicht wird, Steuerungsaufgaben mit einer rroßen Variationsbreite in der Anzahl sowohl der Sensor- als auch der Aktuatorleitungen und der Anzahl zu adressierender Befehle zu lösen, so daß technologische Limitierungen der Pinzahl und des Registerumfanges im einzelnen SKM keine funktioneile Einschränkung d9s Einsatzgebietes bewirken, wobei Stellung und Funktion jedes SKM im Kontrollersystem durch Anschalten weniger äußerer Steuerpotentiale zu bestimmen sind, sämtliche im System eingesetzten SKM dem Anwender den vollen Umfang an logischer Verarbeitungskapazität darbieten und der im Kontrollersystem realisierte Steuerungsablauf ebenso streng synchron, störsicher und wohldefiniert abläuft wie in berei' bekannten Systemen. Erfindungsgemäß wird die Aufgabe der Schaffung eines speicherprogrammierbaren kaskadierbaren Mikrokontrollers SKM, wie im kennzeichnenden Teil der Ansprüche dargestellt, gelöst.

Die Vorteile der vorgeschlagenen Lösung bestehen darin, daß nur ein Typ eines SKM sowohl einzeln, als auch kaskadiert in einem Kontrollersystem, in Verbindung mit einem Programmspeicher, aber ohne jede weitere Notwendigkeit steuernder Elemente zur Ausführung von Initialisierungs- rder Kontrollervorgängen einsetzbar ist, so daß Steuereinrichtungen mit einer Gesamtzahl von Sensor- und Aktuatorleitungen, die kleiner, gleich oder beliebig größer als die Anschlußzahl eines einzelnen SKM sein kann, realisierbar werden, wobei die logische Verarbeitungskapazität des SKM in vollem Umfang für nutzerspezifische Anwendungen bereit steht. Dabei kann ferner vorteilhaft mit jedem weiteren Kontroller-Schaltkreis der adressierbare Speicherraum erweitert werden.

Ein weiterer Vorteil i9t darin zu sehen, daß bei jedem kaskadierten Schaltkreis die Möglichkeit besteht, zur Steuerung verfügbare Pins nur als Eingänge oder nur als Ausgänge zu verwenden, wodurch sich die Zahl der Anwendungsfälle beträchtlich erweitert. Zusammenfassend besteht der Vorteil der vorgeschlagenen Lösung darin, mit nur einem Schaltkreistyp eine Vielzahl von Anwendungsfällen zu ermöglichen.

Ausführungsbeispiel;

Die Erfindung soll nachstehend an einem Ausführungsbeispiel erläutert werden. In der zugehörigen Zeichnung zeigt:

Fig. Ij das Blockschaltbild einer speicherprogrammierbaren

Steuerung

Fig. 2: das Blockschaltbild des speicherprogrammierbaren kaskadierbaren Mikrokontrollers für integrierte Herstellung einschließlich der erfindungsgemäßen

Merkmale

Fig. 3: ein Beispiel für den möglichen Befehlsaufbau eines

kaskadierbaren Kontroller-Schaltkreises. Fig. 4: ein Kontrollersystem unter Anwendung von 4 SKM

Figur 1 zeigt das bekannte Blockschaltbild einer speicherprogrammierbaren Steuerung, mit dessen Hilfe die verwendeten Begriffe verdeutlicht werden sollen. Der in der Steuerung zu realisierende Funktionsalgorithmus ist in Form eines zugeschnittenen Programms in einem Speicher, der hier als Festwertspeicher ROM ausgeführt ist, abgelegt. Dieser ROM wird von einem Mikrokontroll«r MK, der erfindungsgemäß aus einem oder kaskadiert aus mehreren gleichen SKM besteht, über Adreßleitungen ADR adressiert und liefert über seine Datenleitungen DAT die entsprechenden Befehle bzw. Daten an den Mikrokontroller. Der Mikrokontroller benötigt bei synchroner Arbeit eine Taktleitung T sowie eine Rücksetzleitung RES. Von der zu steuernden Maschine oder dem zu steuernden Prozeß empfängt der Mikrokontroller Prozeßinformationoii über Sensorleitungen SENS. Über die Aktuatorleitungen AKT werden Stellsignale an die zj steuernde Maschine

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oder Prozesse ausgegeben.

Der SKM nach Blockschaltbild Fig. 2 ist für die Herstellung als integrierto Schaltung, z. B. in gate-array-Technik, geeignet und kann einzeln oder kaskadiert als Kontrollersystem die Funktion des in Fig. 1 gezeigten Mikrokontrollers ausführen. Es wird beispielhaft angenommen, daß der benutzte ROM eine Datenbreite von 8 bit = 1 Byte aufweist, daß ein Befehl des SKM oder des Kontrollersystems aus je 4 Byte des ROM besteht, die nacheinander gelesen worden, und daß der Befehl die in Fig. 3 dargestellte Struktur aufweist. Die Realisierung der erfindungsgemäßen Lösung ist jedoch nicht zwangsläufig an diese Annahmen gebunden. Es ist vorgesehen, den SKM erfindungsgemäß in 3 möglichen Status-Einstellungen einzusetzen. Der erste mögliche Status wird als Master bezeichnet. Er ist im Einzelbetrieb des SKM und im Systembetrieb an einem SKM einzustellen. Der Master liefert hier beispielsweise 8 Befehlsadressen ADRO...7 an den ROM. Der zweite mögliche Status wird als Slave I bezeichnet. Der Slave 1 kann beispielsweise 4 weitere ROM-Adressen mit den Adreßleitungen ADRO...3 zur Befehlsadressierung im ROM liefern. Dabei ist wesentlich, daß die vom Slave I gelieferten Adressen wie auch die vom Master in jedem Sprungbefehl automatisch aktualisiert werden. Bei der in Fig. 3 dargestellten beispielhaften Befehlsstruktur kann in jedem Kontrollersystem nur 1 SKM als Slave I konfiguriert werden. Der dritte mögliche Status wird als Slave χ (χ 2. 2) bezeichnet. Jeder Slave χ liefert hior beispielhaft ebenfalls 4 Adressen auf den Adreßleitungen ADRO...3 zur Adressierung von Befehlen im ROM, jedoch werden in diesem Status die Adressen nur in besonderen Ladebefehlen verändert. Es wird beispielhaf' angenommen, daß in einem Kontrollorsystem der Master stets mit (Jar Systomadresse SYS "0", der Slave I stets mit der Systemadresse SYS "1", Slaves χ mit > 1 adressiert werden. Ferner wird davon ausgegangen, daß die Adreßleitungen des Masters ADRO₁..7 die niedrigste Wertigkeit bei der Befehlsadressierung im ROM haben und den Slave-Adreßleitungen (jeweils ADRO...3) mit der Numerierung der Slaves steigende Wertigkeiten zugeordnet v/erden (siehe Fig. 4).

Nach Fig. 2 wird durch Einschalten der extern beeinflußbaren Master-Le:.<:ung MSTR der Status "Master" eingestellt. Über einen Inverter wird hiervon die Slave-Leitung SLV angesteuert, die eine der beiden Slave-S¹:atus-Eini3tellungen. ermöglicht. Die Slave-i.-Steuerleitung SH wird über das UND-Gatter UG7 aktiviert, wenn die Slave-Leitung SLV aktiv ist und wenn über die Datenleitungen DAT4...7 mit dem Code "1" über den Decoder DC3, der die Systemadressen decodiert, die Schaltkreisleitung SKI aktiv ist, und wenn außerdem der betreffende SKM im Kontrollersystem ausgewählt ist, wobei die Slave-Auswahlleitung SLVA3W aktiv ist- Letztere wird durch das AND-OR-Gatter A0G3 aktiviert, entweder wenn die Masterleitung MSTR aktiv ist und die Datenleitungen DAT4...7 den Code "0" liefern und damit über den Decoder DC3 die Schaltkreisleitung SKO aktiviert wird, d. h., wenn der Master-Schaltkreis ausgewählt ist, oder wenn die Slave-Leitung SLV und die Slave-Auswahlleitung SLVASW aktiv sind. Damit erkennt ein als Slave konfigurierter Schaltkreis am gleichzeitigen Auftreten der Systemadresse "1" und der eingeschalteten Slave-Auswahlleitung SLVASW selbständig, daß er als Slave 1 arbeiten soll und speichert dies durch Setzen des Slave-1-Flipflops FFS, welches die Slave-1-Lei-· tung SLVl aktiviert und nur durch die Rücksetzleitung RES ausschaltbar ist. Die Taktzentrale TZ, die mit der externen Taktleitung T gesteuert wird, erzeugt einen 4-Phasen-Takt, der mit den 2 internen Taktleitungen TP zunächst über Peripherietreiber PTl auf Synchron-Taktklemmen TPA geführt wird. PTl ist jedoch nur in Verbindung mit der Master-Leitung MSTR aktiv, d. h. in allen Slaves 1st er passiv. Sämtliche SKM eines Kontrollersystems empfangen damit über die miteinander zu verbindenden Synchron-Taktklemmen TPA und die rückgeführten Taktleitungen TPIM die gleichen durch den Master erzeugten Taktphasen, die sie synchronisieren. Letztore werden im Decoder DC2 decodiert, so daß die Einzeltaktleitungen TPO...3 entstehen, welche in allen SKM synchron die Befehlsabarbeitung steuern. Mit den Synchron-Taktklemmen TPA wird ferner im mit dem Kontrollersystem verbundenen ROM¹eine Adressierung der jeweils 4 zu einem

Befehl gehörende ι Bytes ausgeführt. Dio Datenleivungen DATO...3 liefern den Befohlscode jedes Befehls. Sie worden mit der Taktphase TPO in das Befehlsregister BREG gepuffert, von dem einerseits die Funktion des Befehlszählers BZL, BZH und andererseits die Arbeit von kontrollerfunktionsbezogenen Baugruppen, die als Aktionssteuerung AST zusammengefaßt sind, gesteuert werden. Entsprechend unterschiedlichen verwendeten Aclreßbreiton von 8 bit im Status "Master" und Λ bit im Sta us "Slave" ist der 3ofehlszählor des SKM geteilt in den Befehlszähler BZL, zur Steuerung der niedrigen Adreßleitungen ADRO...3, dio in allen Status auftreten, und den Befehlszähler BZII, zur Steuerung dor hohen Adreßleitungen ADR4...7, die nur im Status "Master" gültig . sind. Im Befehlsdecoder DCl werden aus den Ausgängen des Befehlsregisters BREG die Steuersignale Zählen ZL, Unterprogramm-Sprung UPSP, unbedingter Sprung USP, bedingter Sprung 3SPR, Unterprogramm-Rücksprung UPR und Laden-Slave-Adresse LDSLV gebildet. Im A(!D-OR-Gatter AOGl wird die Leitung Befehlszählen BZ dann eingeschaltet, wenn die Steuerleitung Zähion ZL Η-Pegel oder wenn die Steuerleitung bedingter Sprung BSPR Η-Pegel führt und die Bedingungsauswahlleitung 3EDGIN, die die ausgewählte Verzweigungsbedingung darstellt, avf L-Pegel liegt. Die Leitung Befehlszählen BZ wird im UND-Gatter UGl mit der Master-Leitung MSTR verknüpft zur Zählbefehlleitung BFZL, die an den Zähleingang Z dos Befehlszählers BZL angeschlossen und nur im Maater-Schaltkreis aktiv ist, so daß beim Zählen de3 Befehlszählers vereinbarungsgemäß nur die niedrigste Adreßstelle im Ma3ter verändert wird. Der Obertragausgang U des Befehlszählers BZL ist mit dem Zähleingang Z dos Befehlszählers 3ΖΙΊ verbunden. 1,Ti AND-OR-Gatter A0G2 wird die Leitung Sprung SPR dann auf Η-Pegel geschaltet, wenn entweder die Steuerleiturig Unterprogramm-Sprung UPSP, oder die Steuerl.eitung unbedingter Sprung USP aktiv ist, oder wenn gleichzeitig die Steuerleitung bedingter Sprung BSPR und dio Bedingungseingangsleitung BEDGIM auf H-Pogel sind, d. h. immer wenn ein Programmsprung auszuführen ict. Die Leitung SPR führt auf das UND-Gatter UG4,

welches nur dann die Master-Sprung-Leitung SPM, die auf die Sprung-Steuereingänge SP der Befehlszähler BZL, BZH führt, auf Η-Pegel schaltet, wenn der Status Master programmiert ist. Damit werden die Befehlszähler BZL bzw. BZH nur im Status Master in der Taktphase TP3, die auf die Sprung-Takteingänge CS wirkt, auf den Inhalt der Datenleitungen DATO...3 bzw. DAT4...7 über die Sprung-Dateneingänge DS geladen. Ferner führt die Leitung Sprung SPR auf das UND-Gatter UG2, welches die Slave-1-Sprungleitung SPS nur dann auf Η-Pegel schaltet, wenn mit ihr die Slave-1-Leitung SLVl auf Η-Pegel liegt. Damit wird im Status Slave 1 nur der niedrige Teil des Befehlszählers BZL bei Sprung geladen, da die Slave-1-Sprung-Leitung SPS nur an dessen Slave-Sprung-Eingang SS liegt. Das bewirkt, daß in der Taktphase TP3 am Slave-Dateneingang DL die anliegenden Daten von den Datenausgängen BH des Befehlszählers BZH übernommen werden. Letzterer ist an seinem Laden-Slave-Eingang LS mit der Slave-Leitung SLV und am Lade-Takt-Eingang CL mit der Leitung TPO verbunden, so daß im Status Slave an den Ausgängen BH die-mit TPO gepufferten Signale der Datenleitungen DAT4...7 zur Verfügung stehen, so daß der Befehlszähler DZL den für Slave 1 bestimmten Teil der Sprungadresse richtig übernimmt. Der Befehlszähler BZH, der im Status Slave nicht für Befehlsadressen benötigt wird, dient in diesem Status als Pufferregister.

Die Steuerleitung Unterprogramm-Rücksprung UPR ist mxt dem Rücksprung-Eingang RS des Befehlszählers BZL sowie mit dem UND-Gatter UG6 verbunden, das außerdem durch die Master-Leitung MSTR gesteuert wird. Dessen Ausgang ist die Master-Rücksprungleitung RSM, die mit dem Rücksprung-Eingang RS des Befehlszählers BZH verbunden ist, und diesen nur im Status Master aktiviert. Die Steuerleitung Laden-Slave-Adresse LDSLV führt auf das UND-Gatter UG3, dessen weitere Eingänge mit der Auswahlleitung ASW und der Slave-Leitung SLV verbunden sind. Sein Ausgang ist die Ladebefehlsleitung BEFLD, die mit dem Laden-Slave-Eingang LS des Befehlszählers BZL verbunden ist und die dessen Laden in gleicher Weise wie der Slave-Sprung-Eingang SS bewirkt. Damit ist

die im Status Slave "χ" erzeugte Adresse durch besonderen Befehl in jeweils einem ausgewählten Slave eines Kontrollersystems änderbar.

Die Ausgangsleitungen BL des Befehlszählers BZL steuern über Peripherietreiber PT3, die ständig aktiv sind, die Adreßleitungen ADRO...3 für die Adressierung des ROM in jedem Status des speicherprogrammierbaren kaskadierbaren Mikrokontrollers. Die Ausgangsleitungen BH des Befehlszählers BZH steuern über die Peripherietreiber PT2 die Adreßleitungen ADR4...7, die jedoch nur im Status Master gültig sind, indem die Freigabe-Eingänge E der Peripherietreiber PT2 mit der Masterleitung MSTR verbunden sind. In den anderen Statuseinstellungen sind die PT2 passiv, die Klemmen der Adreßleitungen ADR4...7 sind dann Eingänge für Steuersignale, die nur im Slave-Status benötigt werden. Entsprechend der Zuordnung der Befehlszähler BZL und BZH zu den niedrigen bzw. hohen Adreßleitungen ADRO...3 bzv/. ADR4...7 sind Stackregister SREGL, SREGII für den niedrigen bzw. hohen Adreßteil zur Speicherung der Rücksprungadressen bei Unterprogrammarbeit vorgesehen, die als Rechts-/ Links-Schieberegister arbeiten. Die Befehlszähler BZH/BZL sind über ihre Schiebedatenanschlüsse SD mit entsprechenden Anschlüssen SD der Stackregister SREGII/SREGL verbunden. Die Verbindung des Stackregisters SREGL mit der Steuerleitung Unterprogramm-Sprung UPSP steuert das Rechtsschieben. Dabei wird die vom Befehlszähler BZL angebotene Adresse gespeichert. Die Verbindung mit der Steuerleitung Unterprogramm-Rücksprung UPR steuert das Linksschieben, wobei die zuletzt empfangene Adresse dem Befehlszähler BZL wieder geliefert wird. Das Stackregister SREGH führt diese Operationen nur im Status Master aus, da nur dann der Befehlszähler BZH arbeitet. Die Steuerleitungen Unterprogrammsprung UPSP und Unterprogramm-Rücksprung UPR werden deshalb über die UND-Gatter UG5/UG6 mit der Masterleitung MSTR verknüpft und bilden danach die Master-Unterprogrammsprungleitung USM bzw. die Master-Rücksprungleitung RSM, die zu den Schiebe-Steuereingängen SR/SL des Stackregisters SREGH führen. Im Status Slave kann die Registerkapazität des Stackregisters SREGH genutzt werden, um evtl. benötigte

zusätzliche Aktuatorleitungen ZAKT zu steuern. Dies geschieht über die von der Aktionssteuerung erzeugten Ladeleitungen für Zusatzaktuatoren LDZAKT.

Die Ausgänge des Befehlsregisters BEF, die die Arbeit der Aktionssteuerung AST steuern, sind mit der Freigabeschaltung FGS verbunden, deren Freigabeeingang E mit der 3efehlsausvvahlleitung BEFASW verbunden ist, welche am Ausgang des 3efehlsauswahlflipflop FFA angeschlossen ist, das in jeder Taktphase TPO den Zustand der Ausv/ahlleitung ASW* speichert, so daß am Ausgang der Freigabeschaltung FGS nur dann ein Befehlsinhalt auftritt, wenn der Befehl für den betrachteten SKM im Kontrollersystem adressiert war. Die Aktionssteuerung AST empfängt von der Freigabeschaltung FGS diesen Befehlsinhalt auf den Befehlsaktionsleitungen BEFAIiT und bildet daraus die Ladesignale für Zusatzaktuatoren LDZAKT, welche zum Stackregister SREGH führen, sowie die Aktuatorladesignale LDAKT und weitere Aktionssteuersignale ASTL, die beliebige weitere Baugruppen ansteuern können. Die Aktuator Ladesignale LDAKT steuern die Aktuatorregister AKTREG. Deren Ausgangsleitungen AKTA sind mit den Peripherietreibern PT6 verbunden, deren Ausgänge mit den Anschlüssen des SKM für die Aktuatorleitungen AKT verbunden sind. Die Freigabeeingänge E der Peripherietreiber PT6 sind mit der AktuatoiSteuerleitung AKTE verbunden, die vom Ausgang eines NAND-Gatters dann aktiviert wird, wenn mindestens eine der Eingangsleitungen des NAND-Gatters, nämlich die Slave-Leitung SLV oder die Zusatzsensormodusleitung ZSENSM, ausgeschaltet ist. Letztere ist nur im Slave-Status wirksam und verbunden mit der Klemme der im Slave-Status nicht benutzten Adreßleitung ADR6. Im Zusatzsensormodus befindliche Slaves benutzen alle oder einen Teil der Aktuatorleitungen AKT anstelle der Aktuatorfunk tion als Zusatzsensorleitungon ZSENS.

Analog ist der Zusatzaktuatormodus definiert, der ebenfalls nur im Slave-Status möglich ist. Hierbei wirken die Klemmen der Sensorleitungen SEMS oder ein Teil von ihnen als zusätzliche Aktuatorenanschlüsse ZAKTA, wenn die im Slave-Status nicht benötigte Adreßleitung ADR5 als Zusatzaktua-

tormodusleitung ZAKTM eingeschaltet i3t. Letztere ist ebenso wie die Slave-Leitung SLV f?uf den Eingang des UND-Gatters UG8 geführt, dessen Ausgang als Zusatzaktuatorfreigabeleitung EZAKT mit dem Freigabeeingang E der Peripherietreiber PT4 verbunden ist. Deren Dateneingänge sind die bereits erwähnten, vom Sta^kregister SREGH kommenden Zusatzaktuatorleitungen ZAKT.

Die Sensorleitungen SENS sind mit den Eingängen eines Multiplexers MUXl, die Klemmen der Aktuatorleitungen AKT über die Zusatzsensorleitungen ZSEMS mi«, den Eingängen eines Multiplexers MUX2 verbunden. Beider Multiplexer Steuerleitungen liegen beispielhaft an den Datenleitungen .DATO...3, so daß am Ausgang von MUXl die Normalbedingungsleitung BEDGl einen über die Daterleitungen ausgewählten Sensor und am Ausgang von MUX2 die Zusatzbedingungsleitung BEDGZ einen zusätzlich ausgewählten Sensor auf die Eingänge des Multiplexers MUX3 durchschaltet, dessen Steuereingang mit einem Ausgang des Befehlsregisters BREG verbunden ist, so daß je nach anliegendem Befehl die Bedingung 3EDG aus der Menge der Sensoren oder der Zi/satzsencioren wählbar ist. Im Bedingungsflipflop FFB wird mit joder Taktphase TP2 der Inhalt der ausgewählten Bedingung BEDG und im Freigabe-Flipflop FFU der Zustand der Auswahlleitung ASW gespp·* chert. Von deren Ausgängen ist die gespeicherte Padingungsleitung 3EDGF, die über den Zustand dcä ausgewählten Sensors während der Taktphaoe TP2 Auskunft gibt, mit dem Dateneingang des Peripherietreibers PT5, und die Bedingungsauswahlleitung BEDGASW, die Auskunft gibt, ob der betreffende SKM in einem System mehrerer SKM zum Zeitpunkt TP2 ausgewählt war, mit dem Freigabeeingang E desselben Peripherietreibers PT5 verbunden; dessen Ausgang an die Bedingungsleitung BEDGL'angsschaltet ist, wird folglich nur dann aktiv, wenn der betreffende SKM -während der Taktphase TP2 für die Sensorauswahl vorgesehen war. In einem Kontrollersystem kann dies stets nur ein SKM sein. Dessen auf die Bedingungsleitung BEDGL geschaltete Information steht auf dieser Leitung allen im Kontrollersystem befindlichen SKM zur Verfügung und wird in jedem dieser SKM auf der von der Bedingungslei-

tung SEDGL einwärts führenden Bedingungseingangsleitung BEDGIN empfangen und zur Entscheidung über bedingte Sprünge in der bereits erläuterten Weise verwendet. In Fig. 3 ist der Befehlsaufbau für einen kaskadierbaren, in einem Kontrollersystem einsetzbaren SKM beispielhaft so dargestellt, daß er mit der in Fig. 2 beschriebenen Logikstruktur verarbeitbar ist.

Mit dem Befehlsbyte BO, welches stets in der Taktphase TPO anliegt, wird der Befehlscode auf den Datenleitungen DATO...3 übertragen. Auf den Datenleitungen DAT4...7 liegt eine Information, die vom Befehlstyp abhängig ist. Bei Sprungbefehlen werden 4 bit der Sprungadresse für einen SKM

• im Status Slave übertragen. Diese werden für die oben beschriebenen Typen von Sprungbefehlen im Slave I verwendet und dort in Taktphase TP3 auf dxo Adreßleitungen ADRO. . .3 geschaltet. Bei einem Bofehl Laden Slave-Adresse werden diese 4 bit bei einem beliebigen Slave in Taktphase TP3 übernommen, wobei bei diesem Befehl die Auswahl des betrof-

fenen Slave mit den Datenleitungen DAT4.,,7 im Befehlsbyte B3 erfolgt. Das Befehlsbyte 31 wird stets synchron mit der Taktphase TPl gelesen und steuert das Stellen von Aktuatoren bzw. Zusatzaktuatoren, indem mit den Datenleitungen DAT4...7 die Auswahl eines SKM im Kontrollersystem und mit den Datenleitungen DATO...3 die Bestimmung der zu schaltenden Aktuatoren in diesem Schaltkreis erfolgt. Das Defehlsbyte 32 wird stets synchron mit der Taktphase TP2 gelesen und kann für die Ausführung bedingter Gprungbefehle die Auswahl eines Sensors im Kontrollersystem als Sprungbedingung für das gesamte Kontrollersysten ausführen. Die Datenleitungen DAT4...7 wählen den SKM .m Kontrollersystem aus, von dem ein Sensor ausgewählt '»ird, ur.d die Datehleitungen DATO...3 bestimmen diesen Sensor im ausgewählten Schaltkreis.

In der Taktphase TP3 liegt das Datenbyte B3 an. Dieses beinhaltet für Sprungbefehle die 8-bit-Sprungadresse für den Master im Kontrollersystem, der diese Adresse in der Taktphase TP3 auf seine Adreßleitungen ADRO...7 schaltet. Auch die Aufschaltung von evtl. im Datenbyte BO gelesenon

Adreßinformationen für einen Slave wird von diesem stets erst in der Taktphase TP3 auf seine Adreßleitungen ADRO...3 geschaltet.

In Fig. 4 wird ein Kontrollersystem gezeigt, das unter Anwendung von 4 speicherprogrammierbaren kaskadierbaren Mikrokontrollern aus Fig. 2 und einem Programmspeicher ROM besteht. Von den 4 SKM befindet sich einer durch H-Pegel am Eingang der Master-Leitung MSTR im Master-Status, während sich die drei weiteren durch L-Pegel an .diesem Eingang im Slave-Status befinden. Die beispielhaft zugeordneten Systemadressen SYS sind in der Darstellung angegebensie werden beispielhaft - wie zu Fig. 2 erläutert - durch die Datenleitungen DAT4...7 verschlüsselt. Die Datenleitungen DATO...7, die ihren Ursprung im ROM haben, sind mit den entsprechenden Dateneingängen DAT aller SKM verbunden. Ferner sind die Adreßausgänge ADR4 der SKM im Slave-Status, die in diesem Status als Slave-Auswahlleitung SLVASW wirken, über den Auswahldecoder AD mit den Datenleitungen DAT4...7· verbunden. In Kontrollersystemen bis zu 5 SKM kann bei geeigneter Festlegung der Systemadressen SYS, unter Wegfall des Auswahldecoders AD, jede der 4 Slave-Auswahlleitungen SLVASW direkt an je einen der Datenausgänge DAT4...7 des ROM gelegt werden, so daß sie dann den Schaltkreis entsprechend seiner angegebenen Systemadresse SYS auswählt, was durch die System-Adreßtabelle in Fig. 4 veranschaulicht wird. Es entspricht die Verbindung mit der Datenleitung DAT4 der Systemadresse SYS¹¹I", DAT5 entspricht SYS"2", DAT6 entspricht SYS"4". Die je 2 Taktklemmen TPA der SKM sind miteinander verbunden, so daß die Synchronisation des Kontrollersystems vom SKM im Master-Status erfolgt, sie sind weiterhin mit den Adreßeingängen ADRO, 1 des ROM verbunden, wo sie in jedem Befehl dessen 4 3ytes auswählen. Die 8 Adreßleitungs-Ausgänge ADRO...7 des Masters sind mit den Adreßleitungseingängen ADR2...9 und die Acireßleitungsausgänge ADRO...3 der Slaves mit je 4 v/eiteren Adreßleitungseingängen des ROM verbunden. Ihre Verwendung ist jedoch nur soweit erforderlich, wie dies durch die Anzahl der im ROM zu adressierenden Befehle gefordert wird. Die als

Steuereingänge benutzton Adreßausgänge ADR5 und ADR6 der SKM im Slave-Status sind beispielhaft so mit L-Pegel bzw. Η-Pegel belegt, daß die Slaves 1 und 2 im Normalmodus arbeiten, während sich Slave 3 im Zusatz-Sensormodus befindet. Demzufolge sind dessen Aktuatorleitungs-Ausgänge AKT mit Zusatz-Sensorleitungen ZSENS des Kontrollersystems verbunden. Da die übrigen SKM im Normalmodus arbeiten, stellen die Aktuatorleitungs-Ausgänge AKT Aktuatorleitungen AKT und die Sensorleitungs-Eingänge SENS Sensorleitupgen SEMS des Kontrollersystems dar.

Die Bedingungsleitungs-Klemmen BEDGL aller SKM sind miteinander verbunden, so daß der Inhalt der im Kontrollersystem als Sprungbedingung ausgewählten Sensorleitung SEMS oder Zusatzsensorleitung ZSENS jedem SKM zur entsprechenden synchronen Programmabarbeitung zur Verfügung steht.

Schließlich sind die Rücksetzleitungen RES aller speicherprogrammierbaren kaskadierbaren Mikrokontroller an eine gemeinsame Rücksetzleitung und ihre Taktleitungen T ebenfalls an einer gemeinsamen Taktleitung angeschlossen.

Das dargestellte Beispiel eines Kontrollersystems mit 4 speicherprogrammierbaren kaskadierbaren Mikrokontrollern ermöglicht den Anschluß der vierfachen Anzahl von Sensorleitungen SENS eines einzelnen SKM sowie zusätzlicher Sensoren ZSENS an den Slave 3. Es steuert die dreifache Anzahl von Aktuatorleitungen AKT eines einzelnen SKM. Durch andere Wahl des Arbeitsmodus der Schaltkreise im Slave-Status lassen sich ebenso mehr Aktuatorleitungen steuern als Sensorleitungon verarbeitet werden (Zusatz-Aktuator-Modus ZAKT durch Belegung der Adreßleitungen ADR5 mit "H" und ADR6 mit "L") oder im Normalmodus aller Schaltkreise eine et v/a gleiche Anzahl beider Leitungsarter: anschließen. Die adressierbare ROM-Kapazität betragt das 2 l/2fache der eines einzelnen SKM, wobei die im Slave-Status verringerte Anzahl benötigter Adrcßleitungs-Ausgänge ADR4...7 vorteilhaft als ίteuereingänge zur Modus-Auswahl sowie zur Systenadressierung benutzt wird.

Claims (4)

1. Patentansprüche

   1. Speicherprogrammierbarer kaskadierbarer Mikrokontroller, der integrierbar ist und in Verbindung mit einem Programmspeicher eine programmierbare logische Steuerung zur Realisierung binärer Ablaufsteuerungen bildet, der modular zu einem Kontrollersystem erv/eiterbar ist, dar über Sensorleitungen Informationen empfängt, über Aktuatorleitungen Stellbefehle ausgibt, der zur Realisierung seiner Steuerfunktionen bekannte iogi6che Mittel wie Befehlsregister, Befehlszähler, Stackregister, Aktionssteuerung, Peripherietreiber, Multiplexer, Decoder, Freigabeschaltung, Inverter sowie Gatter verwendet und der die interne Befehlsabarbeitung durch Taktphasenleitungen steuert, gekennzeichnet dadurch, daß eine in ihrem Pegel bestimmbare Maste -^leitung (MSTR) mit je einem ersten Eingang von UND-Gattern (UGl; UG4; UG5; UG6), einem ersten Eingang eines ersten UND-Gliedes eines AMD-OR-Gatters (A0G3), den Freigabeeingängen von Peripherietreibern (PTl; PT2) sowie dem Eingang eines Inverters (INV) wie auch dessen Ausgang mittels einer Slaveleitung (SLV) mit je einem ersten Eingang von UND-Gattern (UG3; UG7; UG8), eines NAMD-Gattero, dem ersten Eingang eines zweiten UND-Gliedes des AND-OR-Gatters (A0G3) und dem LS-Eingang eines Befehlszählers (3ZH) verbunden ist, daß eine Slave-1-Leitung (SLVl) den ersten Eingang eines UND-Gatters (UG2) mit dem Ausgang eines Flip-Flops (FFS) verbindet, daß ein zweipoliger bauelementeexterner Anschluß (TPA) sowohl mit den Ausgängen der Peripherietreiber (PTl) wie auch mit dem Eingang eines Decoders (DC2) verbunden ist, daß eine Klemme der hohen Adreßleitung (ADR4) mit einem zweiten Eingang des UND-Gatters (UG7) sov/ie mit einem weiteren Eingang des zweiten Ui.'D-Gliedes des AND-OR-Gatters (A0G3), wie auch mit einem Ausyang des Peripherietreibers (PT2) in Verbindung steht, daß der Ausgang des AND-OR-Gatters (A0G3) über eine Leitung (ASW) mit dem zweiten Eingang des UND-Gatters (UG3), dem D-Eingang eines Flip-Flops (FFA) und dem D-Eingang eines weiteren

   Flip-Flops (FFU) verbunden ist, daß ein zweiter Eingang des ersten UND-Gliedes des AND-OR-Gattors (A0G3) dom Ausgang (AO) eines Decoders (DC3), dessen Eingänge auf die Datenleitungen (DATO...3) geschaltet sind, zugeordnet ist, daß die Klemme einer Bedingungsleitung (BEDGL) mit dom Ausgang eines Peripherietreibers (PT5), dessen Freigabeeingjng auf dem Ausgang des Flip-Flops (FFU) liegt, und einem Eingang des UND-Gliedes eines AND-OR-Gatters (A0G2) in Vorbindung steht, daß die Ausgänge eines Befehlsregisters (3REG) mit den Steuereingängen eines Multiplexers (MUX3) und den Dateneingängen einer Freigabeschnltung (FGS) zusammengeschaltet sind, deren Preigabeoingang dem Ausgang des Flip-Flops (FFA) und ceren Ausgänge der Aktionssteuerung (AST) zugeordnet sind, daß der Zähleingang eines Befehlszählers (OZL) mit dem Ausgang des UND-Gatters (UGl), der Sprungsteuereingang der Befehlszähler (BZL; 3ZM) mit dem Ausgang des UND-Gatters (UG4) sowie dor Slave-Sprungeingang des Befehlszählers (GZL) mit dem Ausgang des UND-Gatters (UG2) zusammengeschaltot und die Datenausgänge des Befehlszählers (BZH) mit den Slave-Dateneingängen des Befehlszählers (BZL) verbunden sind.
2. 2. Speicherprogrammierbarer kaskadierbarer Mikrokontrollor nach Anspruch 1, gekennzeichnet dadurch, daß die Klemmen der Aktuatorleitungen (AKT) sowohl mit den Ausgängen der Peripherietreiber (PTG), deren Freigabeeingänge auf den Ausgang des NAND-Gattors geführt, als juch mit den Dateneingängen eines Multiplexers (MUX2) verbunden sind, dessen Ausgang auf einen Dateneingang eines nachgeordneten Multiplexers (MUX3) geschaltet ist, daß die Klommen der Sensorleitungen (SEfJS) verbunden sind mit don Ausgängen der Peripherietreiber (PT4), deren i^:reigabeeingänge auf den Ausgang des UND-Gatters (UG8) und deren Dateneingänge auf die Ausgänge eines Stackregisters (SREGII), dessen Ladeeingänge mit Ausgängen der Aktionssteuerung (AST) und dessen Schiebesteuereingänge (SR; SL) ^ it dem Ausgang des UND-Gatters (UG5) bzw. UND-Gatter (UG6) ver-

   bunden, geschaltet sind und daß weitere Klemmen der hohen Adreßleitungen, nämlich (ADR5) mit einem weiteren Eingang des UMD-Gatters (UG8), (ADR6) mit einem weiteren Eingang des NAND-Gatters, wie auch jede einzelne Klemme mit weiteren Ausgängen der Peripherietreiber (PT2) in Verbindung steht.
3. 3. Speicherprogrammierbarer kaskadierbarer Mikrokontroller nach Anspruch I₁ gekonnzeichnet dadurch, daß der Setzeingang eines Flip-Flops (FFS) an den Ausgang des UMD-Gatters (UG7), dessen weiterer Eingang mit einem Al-Ausgang des Decoders (DC3) verbunden, angeschlossen ist.
4. 4. Speicherprogrammierbarer kaskadierbarer Mikrokontroller nach den Ansprüchen 1 bis 3, gekennzeichnet dadurch, daß bei Kaskadierung von SKM dxe Synchron-Taktklemmen (TPA) aller SKM miteinander und mit Adreßleitungen eines Programmspeichers (ROM) verbunden sind, die Masterleitung (MSTR) eines ersten SKM fest auf Η-Pegel und die der weiteren SKM fest auf L-Pegel liegen, die Klemme der Adreßleitung (ADR4) der genannten weiteren SKM mit den¹, zugeordneten Ausgang eines Auswahldecoders (AD), dessen Eingänge mit Datenleitungen (DAT) belegt, verbunden ist und daß Klemmen weiterer Adreßleitungen (ADR5; ADR6) der genannten weiteren SKM zur Bestimmung des Arbeitsmodus des jeweiligen SKH fest auf '-!-Pegel •"der auf L-Pegel liegen.

   Hierzu 6 Seiten Zeichnungen