DD260584A1 - Serielles bussystem mit ueber interfacemodule gekoppelten mikrorechnern - Google Patents
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Abstract
Die Erfindung betrifft ein serielles Bussystem mit ueber Interfacemodule gekoppelten Mikrorechnern. Erfindungsgemaess sind die Mikrorechner jeweils paarweise ueber ihre Interfacemodule zusaetzlich zum seriellen Bus mit einem Nebenbus verbunden, wobei jeder Rechner selbst seine Umschaltung zwischen seriellem Bus und Nebenbus steuert. Fig. 1
Description
Die Erfindung wird in Mikrorechnersystemen eingesetzt, wo Steuerungen mit mehreren Rechnern durchgeführt werden, die über einen seriellen Bus miteinander verbunden sind, z.B. zur Steuerung eines aus zwei Rechnern bestehenden ständig aktiven Regelkreises durch andere Rechner, zur Steuerung von Verfahren mit mehreren Rechnern, zur Roboter- und Fertigungssteuerung, für intelligente Überwachungsanlagen u.a.m.
Es ist in der Technik hinreichend bekannt, Mikrorechnersysteme mit mehreren Mikrorechnern aufzubauen, wobei die Mikrorechner über einen seriellen Bus und über Interfacemodule mit Adresserkennung linien- bzw. ringförmig miteinander in Verbindung stehen (z.B. DE 3427350, DE 3500264, DE 2702209, DE 3426902, DE 3608126, DE 3525046).
Über den seriellen Bus können nur jeweils zwei Rechner miteinander kommunizieren, wobei die Senderechte entweder zufällig oder über festgelegte Prioritäten erteilt werden. Die übrigen Rechner müssen warten bis der Bus wieder frei ist (ständiges Mithören) bzw. bis sie ein Senderecht erhalten, so daß ihr Datentransfer bis dahin blockiert ist.
Dadurch wird die Kommunikation der Mikrorechner untereinander behindert und der Datenaustausch zeitlich effektiv eingeschränkt. Für viele Anwendungen, insbesondere für dynamische Meß- und Steuervorgänge, ist jedoch ein ständiger bzw. häufiger Datentransfer zwischen Mikrorechnern erforderlich, so daß eine Blockierung der Kommunikation nicht nur die Effektivität, sondern auch die Genauigkeit, Reproduzierbarkeit usw. der Meß- und Steuervorgänge beeinträchtigt.
Ziel der Erfindung ist die Vermeidung von Zeitverzögerungen, die bei universeller Kommunikation von Mikrorechnern untereinander über einen seriellen Bus auftreten und eine Vereinfachung des Datentransfers.
Der Erfindung liegt die Aufgabe zugrunde, ein Mikrorechnersystem mit mehreren Mikrorechnern und einem seriellen Bus zu schaffen, bei dem trotz einer Blockierung des Busses durch Datenanforderung bzw. -transfer eine Kommunikation mit geringem Hardwareaufwand und einfachem Datenformat vorbestimmter Mikrorechner unterein ander möglich ist. Erfindungsgemäß wird diese Aufgabe bei einem seriellen Bussystem mit über Interfacemodule gekoppelten Mikrorechnern, wobei jedes Interfacemodul über eine intern von einer Steuer- und Auswertestufe gesteuerten Torschaltung jeweils mit einem Mikrorechner gekoppelt ist, dadurch gelöst, daß jeweils zwei zugeordnete Interfacemodule zum Zweck einer paarweisen Kommunikation unabhängig vom seriellen Bus jeweils zusätzlich über einem fest verschalteten Nebenbus miteinander verbunden sind, daß in jedem Interfacemodul der Hauptbus und der Nebenbus über von einem Umschaltesignal des jeweiligen Mikrorechners gesteuerte Torschaltungen mit dem besagten Mikrorechner in Verbindung stehen und daß die Steuer- und Auswertestufe eines Interfacemoduls mit Nebenbus zur Erkennung einer Anforderung über den seriellen Bus zusätzlich direkt mit dem jeweiligen Mikrorechner gekoppelt ist.
Die Mikrorechner stehen in an sich bekannter Weise über einen seriellen Hauptbus und Interfacemodule mit Adreßerkennung miteinander in Verbindung. Senderechte eines beliebigen Mikrorechners werden bei freier Busleitung entweder zufällig erteilt oder nach Prioritäten festgesetzt. Zusätzlich dazu sind vorbestimmte Paare von Mikrorechnern jeweils über einen fest verschalteten Nebenbus miteinander gekoppelt. Der Nebenbus verläuft unmittelbar von Interfacemodul zu Interfacemodul. Ist der Hauptbus durch Kommunikation zweier Mikrorechner bzw. durch Sendeaufruf eines Mikrorechners blockiert, so können andere Mikrorechner unabhängig vom Hauptbus einen Datentransfer über den Nebenbus führen, wobei die Steuerung, insbesondere das Datenformat infolge der festgelegten Adressierung, sehr einfach ist. Jeder Mikrorechner kann entweder selbst die Entscheidung treffen, ob er sich auf den Haupt- oder Nebenbus schaltet, oder der Mikrorechner wird durch eine Kennung bei Vorliegen eine Rufanforderung zwingend aufgefordert, sich auf den Hauptbus zu schalten.
Die Erfindung soll nachstehend anhand eines in der Zeichnung dargestellten Mikrorechnersystems mit vier Mikrorechnern, die linienförmig über einen Hauptbus und paarweise über einen Nebenbus verbunden sind, aIs Ausführungsbeispiel näher erläutert werden
Es zeigen:
Fig. 1: Blockschaltbild des Mikrorechnersystems mit Hauptbus und Nebenbussen Fig. 2: Schaltungsanordnung eines der vier Interfacemodule mit Hauptbus-, Nebenbus- und Mikrorechneranschluß
Gemäß Figur 1 sind vier Mikrorechner 1,2,3,4 über vier Interfacemodule 5, 6,7,8 und über einen linienförmigen Hauptbus 9 miteinander verbunden. Jeder der Mikrorechner 1,2,3 oder 4 kann, sofern der Hauptbus 9 frei ist, eine Rufanforderung mit Adressierung über den Hauptbus 9 an einen beliebigen Mikrorechner 1,2,3 bzw. 4 starten. Das entsprechende Interfacemodul 5, 6,7 bzw. 8 erkennt die adressierte Rufanforderung und gibt eine Kennung an den jeweiligen Mikrorechner 1,2,3 bzw. 4. Zusätzlich zum Hauptbus 9 stehen die Mikrorechner 1 und 2 über ihre Interfacemodule 5, 6 und über einen fest verschalteten Nebenbus 10 miteinander in Verbindung. In gleicherweise besteht ein Nebenbus 11 zwischen den Mikrorechnern 3,4 über die Interfacemodule 7,8. In Figur 2 ist die Schaltungsanordnung der Interfacemodule 5, 6,7,8 am Beispiel des Interfacemoduls 5 dargestellt.
Über den Eingang EHb gelangen die Daten des Hauptbusses 9 an eine Steuer- und Auswertestufe 12 sowie über ein ODER-Gatter 13 an einen Ausgang AHb und von diesem zum nächsten Interfacemodul 6,7 bzw. 8. Die Steuer-und Auswertestufe 12 schaltet bei Vorliegen einer an den Mikrorechner adressierten Busanforderung eine Torschaltung 14 durch, welche den Kanal vom Hauptbus 9 zum Mikrorechner 1 öffnet. Gleichzeitig kann mit der Adressierung des Interfacemodul 5 eine Kennung gesendet werden, weichein derÄuswertelogik 12 erkannt und über Ausgang A1 an den Mikrorechner 1 gelangt. Diese Kennung veranlaßt den Mikrorechnersich vom Hauptbus 9 auf den Nebenbus 10 zu schalten. Ist der Mikrorechner aufden Nebenbus 10 geschaltet, so bewirkt ein Empfang der Kennung das Zurückschalten vom Nebenbus 10 aufden Hauptbus 9. Desgleichen hat der Mikrorechner 1 die Möglichkeitsich programmgesteuert vom Hauptbus 9 aufden Nebenbus 10 bzw. vom Nebenbus 10 auf den Hauptbus 9 zu schalten. Darüber hinaus besteht die Möglichkeit daß bei Vorliegen einer adressierten Ruf meldung über den Ausgang A1 lediglich ein Kennsignal ohne zwingenden Umschaltcharakter für den Mikrorechner 1 gesendet wird. Daraufhin kann der Mikrorechner 1 in Kenntnis der Rufmeldung selbst entscheiden, oberweiterauf Neben bus 10 geschaltet bleibt, oder ob er sich auf den Hauptbus 9 zurückschaltet.
Der Mikrorechner 1 erzeugt ein entsprechendes logisches Signal zur Umschaltung, das über einen Eingang E, zum Interfacemodul 5 gelangt und dort unmittelbar zwei Torschaltungen 15,16 und über einen Negator 17 zwei Torschaltungen 18, 19 steuert. Mit den Torschaltungen 16,18 schaltet sich der Mikrorechner 1 über ein ODER-Gatter 20 eingangsseitig (über einen Ausgang AMR) entweder an den Hauptbus 9 (Eingang EMb) oder an den Nebenbus 10 (Eingang ENB). Analog dazu verbinden die Torschaltungen 15,19 den Mikrorechner 1 ausgangsseitig (über einen Eingang Emr) mit dem Hauptbus 9 (Ausgang AHb) bzw. mit dem Nebenbus 10 (Ausgang ANB).
Claims (1)
- Serielles Bussystem aus über Interfacemodüle gekoppelten Mikrorechnern, wobei jedes Interfacemodul über eine von einer Steuer- oder Auswertestufe gesteuerten Torschaltung jeweils mit einem Mikrorechner gekoppelt ist, gekennzeichnet dadurch, daß jeweils zwei zugeordnete Interfacemodule zum Zweck einer paarweisen Kommunikation unabhängig vom seriellen Bus jeweils zusätzlich über einen fest verschalteten Nebenbus miteinander verbunden sind, daß in jedem Interfacemodul der Hauptbus und der Nebenbus über von einem Umschaltesignal des jeweiligen Mikrorechners gesteuerte Torschaltungen mit dem besagten Mikrorechner in Verbindung stehen und daß die Steuer- und Auswertestufe eines Interfacemoduls mit Nebenbus zur Erkennung einer Anforderung über den seriellen Bus zusätzlich direkt mit dem jeweiligen Mikrorechner gekoppelt ist.Hierzu 1 Seite Zeichnungen
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DD30240187A DD260584B5 (de) | 1987-05-04 | 1987-05-04 | Serielles bussystem mit ueber interfacemodule gekoppelten mikrorechnern |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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DD260584A1 true DD260584A1 (de) | 1988-09-28 |
DD260584B5 DD260584B5 (de) | 1994-01-20 |
Family
ID=5588705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DD30240187A DD260584B5 (de) | 1987-05-04 | 1987-05-04 | Serielles bussystem mit ueber interfacemodule gekoppelten mikrorechnern |
Country Status (1)
Country | Link |
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DD (1) | DD260584B5 (de) |
-
1987
- 1987-05-04 DD DD30240187A patent/DD260584B5/de not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DD260584B5 (de) | 1994-01-20 |
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Legal Events
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B5 | Patent specification, 2nd publ. accord. to extension act | ||
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