DD122016B1

DD122016B1 - Anordnung zur Kopplung verschiedener Logiksysteme

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Publication number: DD122016B1
Authority: DD
Publication date: 1980-10-01

Description

Anordnung zur Kopplung verschiedener Logiksysteme

Die Erfindung betrifft eine Anordnung zur Kopplung verschiedener Logiksysteme.

In der Praxis weit verbreitet sind Logiksysteme, deren Logikpegel^O sind, z.B. TTL- und DTL-Schaltungen. Es werden jedoch auch Logikschaltungen auf der Basis von MOS-Transistoren verwendet, die mit Logikpegeln-^O arbeiten. Beide Systeme haben ihre Vorteile und es ist deshalb oft eine Kopplung zwischen beiden Systemen erforderlich.

Solche Koppelanordnungen sind in der Literatur bereits mehrfach beschrieben worden, insbesondere auch von den Herstellern von MOS-Schaltkreisen. Es sind Anordnungen bekannt, bei denen der Kollektor eines bipolaren Transistors mit dem Eingang eines nachfolgenden MOS-Schaltkreises verbunden sind. Diese Schaltungen sind jedoch alle nur bedingt für die direkte Kopplung verschiedener Systeme geeignet, weil in weiter verzweigten Anlagen Potentialdifferenzen zwischen den Bezugspotentialen der einzelnen Funktionseinheiten auftreten und sich diese bei den bekannten Anordnungen mehr oder weniger stark auf die Übertragung der Logikpegel auswirken. Bei direkter Kopplung des Ausgangs einer positiven Logik mit dem Eingang der negativen Logik entsteht zwangsläufig eine Totentialdifferenz zwischen den Bezugspotentialen der beiden Logiksysteme, die in der Regel einige Volt beträgt. Vielfach sind solche Potentiaidifferenzen störend, insbesondere, wean sich die Potentialdifferenz

während des Betriebes ändern kann, z.B_# durch Änderung einer Betriebsspannung oder durch Störbeeinflussung.

Für die Kopplung verschiedener Logiksysteme sind deshalb bereits optoelektronische Koppler eingesetzt worden. Diese Bauelemente sind jedoch recht teuer und außerdem muß deren Ausgangssignal erst wieder zu einem systemgerechten Signal· regeneriert werden, was weiteren Aufwand erfordert, der nicht nur die Kosten erhöht, sondern auch die Zuverlässigkeit sinken läßt.

Der Erfindung liegt die Aufgabe zugrunde, eine einfache Anordnung zur störfreien Kopplung von positiver Logik mit ne-

bei

gativer LIOS-Logik zu schaffen,/der die Bezugspotentiale beider

Logiksysteme in weiten Grenzen unabhängig voneinander sind.

Diese Aufgabe wird unter Verwendung der bekannten Anordnung, bei der ein offener Kollektor des positiven Logiksystems als Ausgang benutzt und als erstes Schaltglied der MOS-Logik ein Feldeffekttransistor verwendet wird, erfindungsgemäß dadurch gelöst, daß an den Drainanschluß des FET die Katode einer ersten Diode geschaltet ist, deren Anode mit dem Bezugspotential U des Systems mit negativer Logik verbunden ist, und außerdem die Reihenschaltung eines ersten Widerstandes, einer zweiten Diode und eines zweiten Widerstandes, wobei der Verbindungspunkt des ersten Widerstandes mit der zweiten Diode über eine dritte Diode mit dem Bezugspotential U verbunden ist.

In der Fig, ist der Transistor 1 die Ausgangsstufe des Systems mit positiver Logik, welches das Bezugspotential U hat. Der Transistor 1 kann entweder ein diskretes Bauelement oder die Ausgangsstufe eines TTL-Sehaltkreises mit offenem Kollektor sein. Fließt kein Strom im Transistor 1, so ist die Gate-Spannung des FET 2 Null und dieser ist ebenfalls gesperrt. Durch die erste Diode 8 fließt ein Strom durch den ersten Widerstand 4, die zweite Diode 7 und den zweiten Widerstand 5 zur Spannung -U₂J die gegen das Bezugspotential U negativ ist. Am Verbindungspunkt der zweiten Diode 7 mit dem zweiten ./iderstand 5 wird die Spannung UV für die nachfolgende negative Logik abgenommen, deren Bezugspotential U ist.

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Leitet der Transistor 1 und ist die Spannung +U^, die am Source-Änschluß des FET 2 liegt, um mehr als den Betrag der Schwellspannung des FET 2 positiver als U , so leitet auch der FET 2. Bei richtiger Dimensionierung des zweiten und dritten Widerstandes 4; 5 v/ird erreicht, daß bei leitendem FET 2 der Strom durch den zweiten Widerstand 4 größer ist als durch den dritten Widerstand 5. Damit wird aber das Potential U,, unter Vernachlässigung der evtl. auftretenden Unterschiede der Flußspannungen der zweiten und dritten Diode 6; 7, gleich U sein und zwar in weiten Grenzen unabhängig von einem evtl. Unterschied zwischen U und U .

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Bei gesperrtem FET 2 wird das Potential U,, nur durch -U₂ und die Y/iderstände 4 und 5 unter Berücksichtigung der Flußspannungen der ersten und zweiten Dioden 8; 7 festgelegt, wiederum völlig unabhängig von einer Potentialdifferenz zwischen U und U_op.

Bei der praktischen Realisierung wird man als -U^ die vorhandene negativste Betriebsspannung der I.lOS-Logik verwenden, während +U^ etwa +24 V beträgt. Die Schltung arbeitet dann auch bei einer Potentialdifferenz U - U von mehr als 10 V noch

on op

einwandfrei.

Die Anordnung hat den weiteren Vorteil, daß die Drain-Source-Spannung des FET 2 die Summe der Spannung +tb und der Flußspannung der ersten Diode 8 nicht überschreiten kann. Deshalb kann +U^ sehr hoch gewählt werden, wodurch die Störsicherheit steigt.

Claims

Erfindungsanspruch:

Anordnung zur Kopplung verschiedener Logiksysteme, Ъеі der •als Eingang des angeschlossenen Systems ein Feldeffekttransistor verwendet v/ird, dadurch gekennzeichnet, daß an den Drainanschluß des FET (2) eine erste Diode (8) gegen das Bezugspotential U des Systems mit negativer Logik mit der Katode am Drainanschluß geschaltet ist und daß am seihen Drainanschluß eine Reihenschaltung eines zweiten Widerstandes (4), einer zweiten Diode (7) und eines dritten Widerstandes (5) geschaltet ist und vom Verbindungspunkt des zweiten Widerstandes (4) mit der Anode der zweiten Diode (7) eine dritte Diode (6) gegen das Bezugspotential U_0n mit der Katode am Bezugspotential U geschaltet ist.

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