CS271713B1

CS271713B1 - Circuit for microcomputer's control bus checking

Info

Publication number: CS271713B1
Application number: CS882480A
Authority: CS
Inventors: Tibor Ing Krajcovic
Original assignee: Tibor Ing Krajcovic
Priority date: 1988-04-12
Filing date: 1988-04-12
Publication date: 1990-11-14
Also published as: CS248088A1

Abstract

The solution concerns a circuit for microcomputer control bus checking. The solution consists of a decoding block (1), sequence block (2) and detection block (3) and its principle is that in case of an emergency situation in the microcomputer control bus, it generates an error signal. It also distinguishes whether this is a wrong combination of control signals or their wrong sequence. The solution can be used for microcomputers that have already a secured address bus and data bus with technical features.<IMAGE>

Description

Vynález sa týká obvodu pře kontrolu riadiacej zbernice mikropočítače, ktorý umožňuje detekciu mimoriadneho stavu na riadiacej zbernici mikropočítače.íBACKGROUND OF THE INVENTION The present invention relates to a microcomputer control bus control circuit for detecting an abnormal state on a microcomputer control bus.

Mimoriednym stevom ne riediecej zbernici mikropočíteče so rozumie stav, keď se ne riadiacej zbernici nachádza nesprávná kombinácia riadiacich signálov, alebo keď kombinácia riadiacich signálov je sice v každom okamihu správná, ale sled týchto signálov je nespráv->.The extraordinary low-frequency bus of a microcomputer is understood to mean when there is an incorrect combination of control signals on the control bus or when the combination of control signals is correct at all times, but the sequence of these signals is incorrect->.

ny. Mimoriadny stav může byť příčinou nesprávnej činnosti celého mikropočítače.ny. An emergency may cause the entire microcomputer to malfunction.

Jednoprocesorové mikropočítače, zabezpečené proti poruchám technickými prostriedkami kontrolou zberníc, doteraz zabezpečujú iba kontrolu adresnej a dátovej zbernice. Riadiaca.<Uniprocessor microcomputers, protected against failures by technical means of bus control, have so far provided only address and data bus control. Control. <

zbernica sa zatiaí nekontroluje. Přitom výskyt mimoriadneho stavu na riadiacej zbernici může mať za následok také nesprávnu činnosť mikropočítače, ako například neželané prepísanie obsahu pamate, změna obsahu výstupného portu atď., bez toho, že by sa to kontrolou adresnej a dátovej zbernice detekovalo. Pretože sa však nemusí zmeniť tok programu, mimoriadna udalosť na riadiacej zbernici v tomto případe nebude detekovaná ani takými metodami zabezpečenia proti poruchám, ako sú diagnostické hodiny, kontrola neexistujúcej pamate, kontrola neplatného operačného kódu a podobné.the bus is not yet checked. At the same time, the occurrence of an extraordinary state on the control bus can result in such a malfunction of the microcomputer, such as unwanted memory overwriting, a change in the output port contents, etc., without being detected by the address and data bus check. However, since the flow of the program does not need to change, an emergency event on the control bus in this case will not be detected by failover methods such as diagnostic clock, non-existent memory check, invalid operation code check and the like.

Tieto nevýhody odstraňuje obvod pre kontrolu riadiacej zbernice mikropočítača podía<<These disadvantages are overcome by the << control bus control circuit of the microcomputer

vynálezu, ktorého podstatou je, že riadiaca zbernica mikropočítača je připojená na vstupy$ obvodu overovania signálnych sledov a zároveň na dátové vstupy záchytného registra, kto-g rého výstupy sú připojené na prvú výstupné zbernicu a zároveň na vstupy dekodéra kombinácie riadiacich signálov. Jeho výstup je připojený jednak na zapisovací vstup záchytného registra, jednak na prvú výstupné svorku a jednak na prvý vstup súčtového člena, ktorého výstup je spojený s treťou výstupnou svorkou. Oruhý vstup séčtového člena na spojený s druhou výstupnou svorkou a zároveň s jednobitovým výstupom obvodu overovania signálnych sledov, ktorého ostatně výstupy sú připojené na vstupy dekodéra nesprávných signálnych · sledov, ktorého výstupy sé připojené na druhé výstupné zbernicu.|According to the invention, the control bus of the microcomputer is connected to the inputs 8 of the signal sequence verification circuit and at the same time to the data inputs of the capture register, which outputs are connected to the first output bus and to the decoder inputs of the control signal combination. Its output is connected both to the write-in input of the catch register, and to the first output terminal and to the first input of the summation member, the output of which is connected to the third output terminal. The second input of the summation element to be connected to the second output terminal and at the same time to the one-bit output of the signal sequence verification circuit, the outputs of which are connected to the inputs of the incorrect signal sequence decoder whose outputs are connected to the second output bus.

Výhodou obvodu podía vynálezu je, Že v případe nesprávného signálneho sledu aleboу nesprávnej kombinácie riadiacich signálov obvod pre kontrolu riadiacej zbernice generuje signál o poruche, ktorý může byť použitý na zastavenie kontrolovaného mikropočítača a za-/ hájenie režimu zotavenia sa z poruchy. Zároveň sa identifikuje, či nastala porucha v sle-j de riadiacich signálov alebo v ich kombinácii.'An advantage of the circuit according to the invention is that in the event of an incorrect signal sequence or an incorrect combination of control signals, the control bus control circuit generates a fault signal which can be used to stop the controlled microcomputer and initiate the failure recovery mode. At the same time, it is identified whether there is a fault in the control signals or in a combination thereof.

Na priloženom výkrese je znázorněná bloková schéma konkrétného obvodu podía vynálezu.{The accompanying drawing shows a block diagram of a particular circuit according to the invention.

Obvod podía vynálezu pozostáva z troch hlavných častí, ktorými sé dekódovací blok 1., blok 2/sledov a blok 2 detekcie. Dekódovací blok jL je tvořený záchytným registrom 11, na ktorého dátové vstupy je připojená riadiaca zbernica 100 kontrolovaného mikropočítačaií a ktorého výstupy sú připojené jednak na prvú výstupné zbernicu 110 a jednak na vstupy dekodéra 12 kombinácii riadiacich signálov. Jeho jednobitový výstup je připojený jednakij na zapisovací vstup záchytného registra 11 > jednak na prvý vstup súčtového člena 30 a jednak na prvú výstupné svorku 120. Blok _2 sledov je tvořený z obvodu 21 overovania signálnych sledov, na ktorého vstupy je připojená riadiaca zbernica 100 kontrolovaného mikropočítača a ktorého prvý výstup je připojený na druhý vstup séčtového člena 30 a zároveň l na druhé výstupné svorku 211. Ostatně výstupy obvodu 21 overovania signálnych sledov sé připojené na vstupy dekódera 22 nesprávných signálnych sledov, ktorého výstupy sé připojené na druhé výstupné zbernicu 220. Blok J detekcie jé tvořený séčtovým člehom 30, ktorého výstup je připojený na tretiu výstupné svorku 300.The circuit according to the invention consists of three main parts, which are the decoding block 1, the block 2 / sequences and the detection block 2. The decoding block 11 is formed by a catch register 11, to which data inputs are connected the control bus 100 of the controlled microcomputer and whose outputs are connected both to the first output bus 110 and to the inputs of the decoder 12 for a combination of control signals. Its one-bit output is connected both to the write input of the capture register 11 and to the first input of the summation member 30 and to the first output terminal 120. The sequence block 2 is composed of a signal sequence verification circuit 21 and whose first output is connected to the second input of the summation member 30 and at the same time l to the second output terminal 211. Moreover, the outputs of the signal sequence verification circuit 21 are connected to the inputs of the incorrect signal sequence decoder 22 whose outputs are connected to the second output bus 220. The detecting means is formed by a summing member 30 whose output is connected to a third output terminal 300.

Činnosť obvodu podía vynálezu je následovně.The operation of the circuit according to the invention is as follows.

Počas běhu programu je neustále sledovaný stav riadiacej zbernice 100 kontrolovaného mikropočítača dekodérom 12 kombinácii riadiacich signálov a obvodom 21 overovania signálnych sledov. Ak sa na riadiacej zbernici 100 vyskytne nesprávná kombinácia riadiacich signálov, této vyhodnotí dekóder 12 kombinácii riadiacich signálov a začne generovat signál příznaku nesprávnej kombinácie riadiacich signálov. Tento zapříčiní, že na výstupe súčtového člena 30 sa začne generovat signál poruchy. Súčasne sa okamžitý stav riadiacej zbernice 100, na ktorej se teraz nachádza nesprávná kombinácia riadiacich signálov, zapíše do záchytného registra 11. Tým sa zabezpečí trvalé generovanie signálu příznaku nesprávnej kombinácie riadiacich signálov, odoberaného z prvej výstupnej svorky 120, signálov identifikácie konkrétnej nesprávnej kombinácie riadiacich signálov odoberaných z prvej výstupnej zbernice 110 a signálu poruchy odoberaného z tretej výstupnej svorky 300. Signál poruchy sláži na zastavenie mikropočítača při výskyte poruchy na jeho riádiacej zbernici. Ak sa na riadiacej zbernici 100 kontrolovaného mikropočítača vyskytne nesprávný signálny sled, tento je vyhodnotený obvodom 21 overovania signálnych sledov, ktorý začne generovat¹příznak nesprávného signálneho sledu, ktorý spčsobí, Že na výstupe súčtového člena 30 sa začne generovat’ signál poruchy na tretej výstupnej svorke 300 a indikuje sa nesprávný signálny sled na druhej výstupnej svorke 211. Zároveň sa v obvode 21 overenia signálnych sledov generujú stavové signály, ktoré sa dekódujú v dekóderi 22 nesprávných signálnych sledov, z výstupu ktorého sa na druhů výstupnú zbernicu 220 dostane informácia o konkrétnom nesprávnom signálnom slede.During program run, the state of the control bus 100 controlled by the microcomputer is continuously monitored by the decoder 12 of the control signal combination and the signal sequence verification circuit 21. If an incorrect control signal combination occurs on the control bus 100, the decoder 12 evaluates the control signal combination and starts to generate the incorrect control signal combination flag signal. This causes the output of the summation member 30 to generate a fault signal. At the same time, the instantaneous state of the control bus 100, on which the wrong control signal combination is now located, is written to the catch register 11. This ensures a permanent generation of the incorrect control signal combination flag drawn from the first output terminal 120 of the particular incorrect control signal combination identification signals. The fault signal serves to stop the microcomputer when a fault occurs on its control bus. If an incorrect signal sequence occurs on the controlled bus 100 of the controlled microcomputer, it is evaluated by the signal sequence verification circuit 21 which starts to generate ¹ false signal sequence flag which causes the output of the summation member 30 to generate a fault signal at the third output terminal. 300, and an incorrect signal sequence is indicated on the second output terminal 211. At the same time, status signals are generated in the signal sequence verification circuit 21 which are decoded in the false signal sequence decoder 22 from the output of which the specific output signal 220 succession.

Obvod podTa vynálezu je možné použit okrem kontroly riadiacej zbernice mikropočítača i na kontrolu správnej Činnosti TubovoTného číslicového systému, ktorý má generovat definovaná postupnost signálov, pričom niektoré ich kombinácie sú nepřípustné a dalej i na kontrolu správnej činnosti TubovoTného synchrónneho sekvenčného obvodu. Ako vstupné signály sa použijú stavové a výstupné proměnné kontrolovaného sekvenčného obvodu.The circuit according to the invention can be used in addition to checking the control bus of the microcomputer also to check the correct operation of the TUBE system, which is to generate a defined sequence of signals, some combinations of which are unacceptable and further to check the correct operation of the TUBE. State and output variables of the controlled sequential circuit are used as input signals.

Claims

OBJECT OF THE INVENTION

The microcomputer control bus control circuit, characterized in that the microcomputer control bus (100) is connected to the inputs of the signal sequence verification circuit (21) and at the same time to the data inputs of the capture register (11), the outputs of which are connected to the first output bus. 110) and at the same time to the inputs of the control signal combination decoder (12), the output of which is connected both to the write-in input of the capture register (11), the first output terminal (120) and the first input of the summation member (30) coupled to a third output terminal (300) and having a second input connected to the second output terminal (211) and a single bit output of a signal sequence verification circuit (21), the other outputs of which are connected to inputs of an incorrect signal sequence decoder (22); the outputs are connected to a second output bus (220).