CS268954B1 - Zapojeni pro ovládáni atinové paměti - Google Patents

Abstract

Úkolem řešeni je umožnit u číslicového zařízeni 8 modulovou strukturou samočinné ovládáni stínové paměti s použitím Jednoduchých technických prostředků nejen při incialisací, ale i během dalši činnosti systému. Podstata řešení spočívá- v definovaném propojení bloku dekodéru přístupové adresy stavového registru, b1okU'dekodéru instrukce stavového registru, bloku řadiče registrů, · bloků stavového registru, bloku ovládacího registru, bloku čítače cyklů, bloku paměti sa stínovými moduly a panelu ručního ovládání, jakož 1 v připojení této skupiny bloků na adresovou sběrnici, datovou sběrnici a řídící sběrnici.

Description

Vynález se týká zapojeni pro ovládáni stínové paměti, dočasné zařazované do číslicOváho zařízení se sběrnicovou strukturou, například mikropočítače.

Stínová paměť zpravidla obsahuje zaváděcí sekvenci Instrukcí pro i-nicialisaci zařízení a aktivuje se buď samočinně po zapnutí zařízeni, enebo ne základě vnějšího signálu, obvykle vyvolaného operátorem. Úkolem vynálezu je umožnit u číslicového zařízeni e modulovou strukturou samočinné ovládání stínové paměti co možná jednoduchými technickými proetředky nejen při iniclalisecl, ale i během delší činnosti systému. Předpokladem je vybaveni číslicového zeřízení adresovou sběrnicí, datovou sběrnicí a řídicí sběrnicí a dále blokem dekodéru přístupové adresy stavového registru, blokem dekodéru instrukce stavového registru, blokem řadiče registru, blokem stavového registru, blokem ovlédacího registru, blokem číteče cykiQ, blokem paměti se stínovými moduly a panem# ručního ovládání.

Podstata vynálezu spočívá v následujícím zapojení uvedených bloků. Blok dekodéru přístupové adresy stavového registru je sdruženým adresovým vstupem spojen s adresovou sběrnici, sdruženým řídícím vstupem je spojen s řídicí sběrnicí e vstupem dekodéru je spojen s aktivačním vstupem bloku dekodéru instrukce stavového registru, k jehož dalšímu vstupu je připojen panel ručního ovládáni a který má řídicí výstup spojen se stavovým vstupem bloku stavového registru, jehož stavový výstup je spojen se stavovým vstupem bloku ovládacího registru, jehož příznakový výstup je spojen s modifikačním vstupem bloku dekodéru instrukce stavového registru, jehož spouštěcí výstup je spojen s nastavovacím vstupem bloku číteče cyklů, který má svůj řídicí vstup spojen s řídicí sběrnicí a jehož výstup je připojen na zpožďovací vstup bloku řadiče registrů, také svým řídicím vstupem spojeného s řídicí sběrnicí, který je jednak svým prvním přepisovecim výstupem spojen s přepisovacím vstupem bloku stavového registru, jednak svým druhým přepisovacim výstupem spojen s přepisovacím vstupem bloku ovládacího registru, který je svým ovládacím výstupem spojen se sdruženým výběrovým vstupem bloku paměti se stínovými moduly.

Výhodou tohoto zepojeni je možnost samočinného ovládání přístupu do stínové paměti, přičemž vzájemné propojeni uvedených funkčních bloků dovoluje realizaci různých přístupových algoritmů opírajících se zejména o technické vybaveni v bloku dekodéru instrukci stavového registru. Volba vstupnich, výstupních a vnitřních stavů bloků tohoto zapojení dovoluje také zabezpečit ovládáni přístupu do stínové paměti tehdy, má-li tato stínová paměť obsahovat algoritmy pro testování číslicového zařízení se závadou. Tato vlastnost je zejména vítána u zařízeni s modulovou strukturou pro servisní potřebu. Zapojeni také umožďuje uplatnit rychlé kopírovací algoritmy s implicitní rotací přístupového vektoru na sdruženém výběrovém vstupu paměti se stínovými moduly.

Zapojeni podle vynálezu je schematicky blokově znázorněno na připojeném výkresu.

Blok 1 dekodéru přístupové adresy stavového registru je tvořen hradlovou sítí pro dekódováni přístupové adresy na jeho sdruženém adresovém vstupu 11, popřípadě může obsahovat i jiné provedeni pevné paměti. Dále obsahuje oddělovací a vzorkovací obvody připojené na sdružený řidiči vstup 12 a vnitřní obvody, které vedou k výstupu £3 dekodé ru.

’ Blok 2 dekodéru instrukce stavového registru je sestaven z hradlové sítě nebo pevné paměti spojené s modifikačním vstupem 26 a datovým vstupem 21 pro dekódováni inetrukce a dále je sestaven z blokovací logiky, připojené na spouštěcí výstup 24 a aktivační vstup 23. Vstup 22 od panelu 8 ručního ovládání je také spojen s obvody před dekodérem instrukce. .

Blok £ řadiče registrů je také tvořen hradlovým polem nebo pevnou paměti. Signály z řídicí sběrnice C jsou zavedeny na jeho řídicí vstup 31 a z bloku ji čítače cyklů na jeho zpožďovací vstup 32.

CS 268954 Bl

Podle průběhu signálu na zpožďovací» vstupu 32 vůči taktovacím signálům jsou generovány prvním přepisovacim výstupem 33 s druhým přepisovacim výstupem 34 signály pro přepis regist rů .

Blok 4 stavového registru je sestaven z paměťových obvodů se vstupy připojenými na stavový výstup 42 bloku Přepis do táchto obvodů je ovládán přepisovacim vstupem 43.

¹ Obdobnou strukturu má i blok 5 ovládacího registru, opatřený stavovým vstupem 51, ovládacím výstupem 52 a přepisovacim vstupem 53. 3e však navíc vybaven příznakovým výstupem 54 pro signál popisující výstupní ovládscí vektor celého zapojeni.

Blok 6 čítače cyklů je tvořen čítačem hodinových impulsů, odvozených ze signálů na řídicím vstupu 61. S výhodou to mohou být cykly Jednotlivých instrukcí nadřazeného čís» lícového zařízeni. Dále blok 6 čítače cyklů obsahuje obvody předvolby počtu cyklů připojené na nastavovaci vstup 63, jakož i vyhodnocovací obvod čítače pracující do výstupu 62.

Blok 2 paměti sa' stínovými.moduly má pro potřebu tohoto zapojeni sdružený výběrovývstup 71, sloužící k přivedení signálu, zajišťujícího výběr zvoleného modulu stínové paměti.

Panel 8 ručního ovládání umožďuje operátorovi nebo technikovi vyslat požadavek na zařazeni povolené instrukce, přičemž obvykle se přitom generuji i další signály pro restart zařízeni. Sdružený adresový vstup 11 bloku J. dekodéru přístupové adresy stavového registru je spojen s adresovou sběrnici A nadřazeného číslicového zařízeni a sdružuný řidiči vstup 12 je spojen s řídicí sběrnici C. Výstup 13 dekodéru je připojen ne aktivační vstup 23 bloku 2 dekodéru instrukci stavového registru, který má ke vstupu 22 připojen psnel 8 ručního ovládáni. Datový vstup 21 dekodéru je připojen k datové sběrnici D a řídicí výstup 25 je spojen se stavovým vstupem 41 bloku 4 stavového registru. Ten má stavový výstup 42 připojen k stavovému vstupu 51 bloku 5· ovládacího registru a ten je dále svým příznakovým výstupem 54 spojen s modifikačním vstupem 26 bloku 2 dekodéru Instrukci stavového registru. Spouštěcí výstup 24 tohoto bloku 2 dekodéru instrukci stavového registru je připojen k nastavovacímu vstupu 63 bloku E> čítače cyklů. Ten má svůj řidiči vstup 61 spojen s řídicí sběrnici C a výstup 62 má připojen na zpožďovací vstup 32 bloku 3 řadiče registrů. Řidiči vstup 31 bloku 3i řadiče registrů je také připojen na řídicí sběrnici £ a přepisovaci výstup 33 je spojen s přepisovacim vstupem 43 bloku 4 stavového registru. Dále má tento blok 3 řadiče registrů druhý přepisovaci výstup 34 spojen s přepisovacim vstupem 53 bloku ovládacího registru, jenž je svým ovládacím výstupem 52 spojen se- sdruženým výběrovým vstupem 71 bloku 3 paměti se slinovými moduly.

Zapojeni účinkuje tím,způsobem, že blok _1 dekodéru přístupové adresy stavového registru předává z výstupu 13 dekodéru vzorkovací signál instrukce přiveoené do bloku 2 dekodéru Instrukce na datovém vstupu 21. Požadavek na zařazeni další instrukce může být teké vyvolán z panelu 8 ručního ovládáni, připojeného k tomuto bloku 2 dekodéru instrukce slovového registru nebo může být instrukce cyklicky voláno nebo modifikováno nebo oboji působením přiznekového výstupu 54 ovládacího registru. Tím je umožněno implicitní ovládáni bloku paměti se slinovými moduly, například pro jednorázový přístup ke stínové paměti. Řídicí vektor na řídicím výstupu 25 je nejprve uložen v bloku stavového registru a po proběhnuti předvolené sekvence taktů odpočítaných blokem _6 čitače cyklů je přepsán do bloku í> ovládacího registru. Zpětná vazba uvedeného zapojeni, tvořená spojením příznakového výstupu 54 s modifikačním vstupem 26 dovoluje metastebilni-aktivi tu.

Tehdy bude součástí instrukce aktivní příznak pro opakováni a přitom lze i postupně měnit řídicí vektor na řídicim výstupu 25. To se na ovládacím výstupu 52 zapojení projeví jako rotace přístupového vektoru do paměti se stínovými moduly.

Tím je možno uplatnit rychlý algoritmus blokového kopírováni mezi stínovou paměti

CS 268954 81 a okolím bez opakováni přepínacích instrukcí.

Zapojeni podle vynálezu je vhodné uplatnit u číslicových zařízeni se sbárnicovou vnitřní strukturou, kde stínová pamět obsahuje zaváděcí, testovací i provozní sekvence instrukcí, jako je tomu u sekvenčních řídicích automatů.

Claims (1)

1. Zapojení pro ovládáni stínové paměti, dočasně zařazované do číslicového zařízeni se sběrnicovou strukturou, tvořenou adresovou sběrnici, detovou sběrnicí a řídicí sběrnici, sestávající z bloku dekodéru přístupové sdresy stavového registru, z bloku dekodéru instrukce stavového registru, z bloku řadiče registrů, z bloku stavového registru, z bloku ovládacího registru, z bloku čítače cyklů, z bloku paměti se stínovými moduly a z panelu ručního ovládání, vyznačující se tím,že blok (1) dekodéru přístupové adresy stavového registru je sdruženým adresovým vstupem (11) spojen s adresovou sběrnici (A), sdruženým řidicím vstupem (12) je spojen s řidiči sběrnici (C) a výstupem (13) dekodéru je spojen s aktivačním vstupem (23) bloku (2) dekodéru instrukce stavového registru, k jehož dalšímu vstupu (22) je připojen panel (8) ručního ovládáni a který má řídicí výstup (25) spojen se stavovým vstupem (41) bloku (4) stavového registru, jehož stavový výstup (42) je spojen se stavovým vstupem (51) bloku (5) ovládacího registru, jehož příznakoyývýstup (54) je spojen s modifikačním vstupem (26) bloku (2) dekodéru instrukce stavového registru, jehož spouštěcí výstup (24) je spojen s nastavovacím vstupem (63) bloku (6) čítače cyklů, který má svůj řídicí vstup (61) spojen s řídicí sběrnici (C) a jehož výstup (62) je připojen na zpožďovací vstup (32) bloku (3) řadiče registrů, také svým řídicím vstupem (31) spojeného s řidiči sběrnici (C), který je jednak svým prvním přepisovacim výstupem (33) spojen s přepisovacim vstupem (43) bloku (4) stavového registru, jednak svým druhým přepisovacim výstupem (34) spojen s přepisovacim vstupem (53) bloku (5) ovládacího registru, který je svým ovládacím výstupem (52) spojen se sdruženým výběrovým vstupem (71) bloku (7) paměti se stínovými moduly.