CS268954B1

CS268954B1 - Connections for controlling atine memory

Info

Publication number: CS268954B1
Application number: CS873841A
Authority: CS
Inventors: Milan Ing Kocian; Petr Ing Tesar
Original assignee: Milan Ing Kocian; Tesar Petr
Priority date: 1987-05-27
Filing date: 1987-05-27
Publication date: 1990-04-11
Also published as: CS384187A1

Abstract

Úkolem řešeni je umožnit u číslicového zařízeni 8 modulovou strukturou samočinné ovládáni stínové paměti s použitím Jednoduchých technických prostředků nejen při incialisací, ale i během dalši činnosti systému. Podstata řešení spočívá- v definovaném propojení bloku dekodéru přístupové adresy stavového registru, b1okU'dekodéru instrukce stavového registru, bloku řadiče registrů, · bloků stavového registru, bloku ovládacího registru, bloku čítače cyklů, bloku paměti sa stínovými moduly a panelu ručního ovládání, jakož 1 v připojení této skupiny bloků na adresovou sběrnici, datovou sběrnici a řídící sběrnici.The task of the solution is to enable automatic control of the shadow memory in a digital device with an 8-module structure using simple technical means not only during initialization, but also during further operation of the system. The essence of the solution lies in the defined connection of the status register access address decoder block, the status register instruction decoder block, the register controller block, the status register blocks, the control register block, the cycle counter block, the memory block with shadow modules and the manual control panel, as well as in the connection of this group of blocks to the address bus, the data bus and the control bus.

Description

Vynález se týká zapojeni pro ovládáni stínové paměti, dočasné zařazované do číslicOváho zařízení se sběrnicovou strukturou, například mikropočítače.The invention relates to a circuit for controlling a shadow memory temporarily included in a digital device with a bus structure, for example a microcomputer.

Stínová paměť zpravidla obsahuje zaváděcí sekvenci Instrukcí pro i-nicialisaci zařízení a aktivuje se buď samočinně po zapnutí zařízeni, enebo ne základě vnějšího signálu, obvykle vyvolaného operátorem. Úkolem vynálezu je umožnit u číslicového zařízeni e modulovou strukturou samočinné ovládání stínové paměti co možná jednoduchými technickými proetředky nejen při iniclalisecl, ale i během delší činnosti systému. Předpokladem je vybaveni číslicového zeřízení adresovou sběrnicí, datovou sběrnicí a řídicí sběrnicí a dále blokem dekodéru přístupové adresy stavového registru, blokem dekodéru instrukce stavového registru, blokem řadiče registru, blokem stavového registru, blokem ovlédacího registru, blokem číteče cykiQ, blokem paměti se stínovými moduly a panem# ručního ovládání.The shadow memory usually contains a boot sequence of instructions for device initialization and is activated either automatically after switching on the device, or on the basis of an external signal, usually triggered by the operator. The task of the invention is to enable automatic control of the shadow memory in a digital device with a modular structure by as simple technical means as possible not only during initialization, but also during longer system operation. The prerequisite is to equip the digital device with an address bus, a data bus and a control bus and further with a status register access address decoder block, a status register instruction decoder block, a register controller block, a status register block, a control register block, a cycle counter block, a memory block with shadow modules and a manual control panel.

Podstata vynálezu spočívá v následujícím zapojení uvedených bloků. Blok dekodéru přístupové adresy stavového registru je sdruženým adresovým vstupem spojen s adresovou sběrnici, sdruženým řídícím vstupem je spojen s řídicí sběrnicí e vstupem dekodéru je spojen s aktivačním vstupem bloku dekodéru instrukce stavového registru, k jehož dalšímu vstupu je připojen panel ručního ovládáni a který má řídicí výstup spojen se stavovým vstupem bloku stavového registru, jehož stavový výstup je spojen se stavovým vstupem bloku ovládacího registru, jehož příznakový výstup je spojen s modifikačním vstupem bloku dekodéru instrukce stavového registru, jehož spouštěcí výstup je spojen s nastavovacím vstupem bloku číteče cyklů, který má svůj řídicí vstup spojen s řídicí sběrnicí a jehož výstup je připojen na zpožďovací vstup bloku řadiče registrů, také svým řídicím vstupem spojeného s řídicí sběrnicí, který je jednak svým prvním přepisovecim výstupem spojen s přepisovacím vstupem bloku stavového registru, jednak svým druhým přepisovacim výstupem spojen s přepisovacím vstupem bloku ovládacího registru, který je svým ovládacím výstupem spojen se sdruženým výběrovým vstupem bloku paměti se stínovými moduly.The essence of the invention lies in the following connection of the above blocks. The status register access address decoder block is connected to the address bus by a shared address input, is connected to the control bus by a shared control input, and is connected to the activation input of the status register instruction decoder block by a decoder input, to whose other input a manual control panel is connected and which has a control output connected to the status input of the status register block, whose status output is connected to the status input of the control register block, whose flag output is connected to the modification input of the status register instruction decoder block, whose trigger output is connected to the setting input of the cycle counter block, which has its control input connected to the control bus and whose output is connected to the delay input of the register controller block, also connected to the control bus by its control input, which is connected to the first rewrite output of the status register block, and to the second rewrite output of the control register block, which is connected to its control output connected to the combined select input of the memory block with shadow modules.

Výhodou tohoto zepojeni je možnost samočinného ovládání přístupu do stínové paměti, přičemž vzájemné propojeni uvedených funkčních bloků dovoluje realizaci různých přístupových algoritmů opírajících se zejména o technické vybaveni v bloku dekodéru instrukci stavového registru. Volba vstupnich, výstupních a vnitřních stavů bloků tohoto zapojení dovoluje také zabezpečit ovládáni přístupu do stínové paměti tehdy, má-li tato stínová paměť obsahovat algoritmy pro testování číslicového zařízení se závadou. Tato vlastnost je zejména vítána u zařízeni s modulovou strukturou pro servisní potřebu. Zapojeni také umožďuje uplatnit rychlé kopírovací algoritmy s implicitní rotací přístupového vektoru na sdruženém výběrovém vstupu paměti se stínovými moduly.The advantage of this connection is the possibility of automatic control of access to the shadow memory, while the interconnection of the above functional blocks allows the implementation of various access algorithms based mainly on the technical equipment in the decoder block of the instruction state register. The choice of input, output and internal states of the blocks of this connection also allows for the control of access to the shadow memory if this shadow memory is to contain algorithms for testing a digital device with a defect. This feature is especially welcome in devices with a modular structure for service purposes. The connection also allows the application of fast copy algorithms with implicit rotation of the access vector on the combined select input of the memory with shadow modules.

Zapojeni podle vynálezu je schematicky blokově znázorněno na připojeném výkresu.The circuit according to the invention is schematically shown in block form in the attached drawing.

Blok 1 dekodéru přístupové adresy stavového registru je tvořen hradlovou sítí pro dekódováni přístupové adresy na jeho sdruženém adresovém vstupu 11, popřípadě může obsahovat i jiné provedeni pevné paměti. Dále obsahuje oddělovací a vzorkovací obvody připojené na sdružený řidiči vstup 12 a vnitřní obvody, které vedou k výstupu £3 dekodé ru.Block 1 of the status register access address decoder is formed by a gate network for decoding the access address at its combined address input 11, or may contain other non-volatile memory implementations. It further contains separation and sampling circuits connected to the combined driver input 12 and internal circuits leading to the decoder output £3.

’ Blok 2 dekodéru instrukce stavového registru je sestaven z hradlové sítě nebo pevné paměti spojené s modifikačním vstupem 26 a datovým vstupem 21 pro dekódováni inetrukce a dále je sestaven z blokovací logiky, připojené na spouštěcí výstup 24 a aktivační vstup 23. Vstup 22 od panelu 8 ručního ovládání je také spojen s obvody před dekodérem instrukce. .’ Block 2 of the status register instruction decoder is composed of a gate network or fixed memory connected to a modification input 26 and a data input 21 for decoding the instruction and is further composed of latching logic connected to a trigger output 24 and an enable input 23. Input 22 from the manual control panel 8 is also connected to the circuits before the instruction decoder. .

Blok £ řadiče registrů je také tvořen hradlovým polem nebo pevnou paměti. Signály z řídicí sběrnice C jsou zavedeny na jeho řídicí vstup 31 a z bloku ji čítače cyklů na jeho zpožďovací vstup 32.The register controller block £ is also formed by a gate array or a fixed memory. Signals from the control bus C are applied to its control input 31 and from the cycle counter block ji to its delay input 32.

CS 268954 BlCS 268954 Bl

Podle průběhu signálu na zpožďovací» vstupu 32 vůči taktovacím signálům jsou generovány prvním přepisovacim výstupem 33 s druhým přepisovacim výstupem 34 signály pro přepis regist rů .According to the signal progression at the delay input 32 relative to the clock signals, signals for overwriting registers are generated by the first overwriting output 33 with the second overwriting output 34.

Blok 4 stavového registru je sestaven z paměťových obvodů se vstupy připojenými na stavový výstup 42 bloku Přepis do táchto obvodů je ovládán přepisovacim vstupem 43.Block 4 of the status register is composed of memory circuits with inputs connected to the block's status output 42. Overwriting into these circuits is controlled by the overwrite input 43.

¹ Obdobnou strukturu má i blok 5 ovládacího registru, opatřený stavovým vstupem 51, ovládacím výstupem 52 a přepisovacim vstupem 53. 3e však navíc vybaven příznakovým výstupem 54 pro signál popisující výstupní ovládscí vektor celého zapojeni. ¹ Block 5 of the control register has a similar structure, provided with a status input 51, a control output 52 and an overwrite input 53. 3e, however, is additionally equipped with a flag output 54 for a signal describing the output control vector of the entire circuit.

Blok 6 čítače cyklů je tvořen čítačem hodinových impulsů, odvozených ze signálů na řídicím vstupu 61. S výhodou to mohou být cykly Jednotlivých instrukcí nadřazeného čís» lícového zařízeni. Dále blok 6 čítače cyklů obsahuje obvody předvolby počtu cyklů připojené na nastavovaci vstup 63, jakož i vyhodnocovací obvod čítače pracující do výstupu 62.The cycle counter block 6 is formed by a clock pulse counter derived from signals at the control input 61. These can advantageously be cycles of individual instructions of the superior numerical device. Furthermore, the cycle counter block 6 contains preselection circuits for the number of cycles connected to the setting input 63, as well as an evaluation circuit of the counter operating to the output 62.

Blok 2 paměti sa' stínovými.moduly má pro potřebu tohoto zapojeni sdružený výběrovývstup 71, sloužící k přivedení signálu, zajišťujícího výběr zvoleného modulu stínové paměti.For the purpose of this connection, the memory block 2 with shadow modules has an associated selection input 71, serving to supply a signal ensuring the selection of the selected shadow memory module.

Panel 8 ručního ovládání umožďuje operátorovi nebo technikovi vyslat požadavek na zařazeni povolené instrukce, přičemž obvykle se přitom generuji i další signály pro restart zařízeni. Sdružený adresový vstup 11 bloku J. dekodéru přístupové adresy stavového registru je spojen s adresovou sběrnici A nadřazeného číslicového zařízeni a sdružuný řidiči vstup 12 je spojen s řídicí sběrnici C. Výstup 13 dekodéru je připojen ne aktivační vstup 23 bloku 2 dekodéru instrukci stavového registru, který má ke vstupu 22 připojen psnel 8 ručního ovládáni. Datový vstup 21 dekodéru je připojen k datové sběrnici D a řídicí výstup 25 je spojen se stavovým vstupem 41 bloku 4 stavového registru. Ten má stavový výstup 42 připojen k stavovému vstupu 51 bloku 5· ovládacího registru a ten je dále svým příznakovým výstupem 54 spojen s modifikačním vstupem 26 bloku 2 dekodéru Instrukci stavového registru. Spouštěcí výstup 24 tohoto bloku 2 dekodéru instrukci stavového registru je připojen k nastavovacímu vstupu 63 bloku E> čítače cyklů. Ten má svůj řidiči vstup 61 spojen s řídicí sběrnici C a výstup 62 má připojen na zpožďovací vstup 32 bloku 3 řadiče registrů. Řidiči vstup 31 bloku 3i řadiče registrů je také připojen na řídicí sběrnici £ a přepisovaci výstup 33 je spojen s přepisovacim vstupem 43 bloku 4 stavového registru. Dále má tento blok 3 řadiče registrů druhý přepisovaci výstup 34 spojen s přepisovacim vstupem 53 bloku ovládacího registru, jenž je svým ovládacím výstupem 52 spojen se- sdruženým výběrovým vstupem 71 bloku 3 paměti se slinovými moduly.The manual control panel 8 allows the operator or technician to send a request for the inclusion of an enabled instruction, while usually other signals for restarting the device are also generated. The combined address input 11 of the block J. of the access address decoder of the status register is connected to the address bus A of the superior digital device and the combined driver input 12 is connected to the control bus C. The output 13 of the decoder is connected to the activation input 23 of the block 2 of the instruction decoder of the status register, which has the manual control pin 8 connected to the input 22. The data input 21 of the decoder is connected to the data bus D and the control output 25 is connected to the status input 41 of the block 4 of the status register. The latter has a status output 42 connected to the status input 51 of the block 5 of the control register and the latter is further connected by its flag output 54 to the modification input 26 of the block 2 of the instruction decoder of the status register. The trigger output 24 of this block 2 of the state register instruction decoder is connected to the set input 63 of the cycle counter block E>. This has its driver input 61 connected to the control bus C and its output 62 connected to the delay input 32 of the register controller block 3. The driver input 31 of the register controller block 3i is also connected to the control bus £ and the overwrite output 33 is connected to the overwrite input 43 of the state register block 4. Furthermore, this register controller block 3 has a second overwrite output 34 connected to the overwrite input 53 of the control register block, which is connected by its control output 52 to the associated select input 71 of the memory block 3 with the slin modules.

Zapojeni účinkuje tím,způsobem, že blok _1 dekodéru přístupové adresy stavového registru předává z výstupu 13 dekodéru vzorkovací signál instrukce přiveoené do bloku 2 dekodéru Instrukce na datovém vstupu 21. Požadavek na zařazeni další instrukce může být teké vyvolán z panelu 8 ručního ovládáni, připojeného k tomuto bloku 2 dekodéru instrukce slovového registru nebo může být instrukce cyklicky voláno nebo modifikováno nebo oboji působením přiznekového výstupu 54 ovládacího registru. Tím je umožněno implicitní ovládáni bloku paměti se slinovými moduly, například pro jednorázový přístup ke stínové paměti. Řídicí vektor na řídicím výstupu 25 je nejprve uložen v bloku stavového registru a po proběhnuti předvolené sekvence taktů odpočítaných blokem _6 čitače cyklů je přepsán do bloku í> ovládacího registru. Zpětná vazba uvedeného zapojeni, tvořená spojením příznakového výstupu 54 s modifikačním vstupem 26 dovoluje metastebilni-aktivi tu.The connection operates in such a way that the block _1 of the access address decoder of the status register transmits from the output 13 of the decoder the sampling signal of the instruction supplied to the block 2 of the decoder Instruction on the data input 21. The request for the inclusion of another instruction can also be called from the manual control panel 8, connected to this block 2 of the decoder of the instruction of the word register or the instruction can be cyclically called or modified or both by the action of the signal output 54 of the control register. This allows implicit control of the memory block with saliva modules, for example for a one-time access to the shadow memory. The control vector on the control output 25 is first stored in the block of the status register and after the preselected sequence of clock cycles counted by the block _6 of the cycle counter is overwritten into the block 1> of the control register. The feedback of the above circuit, formed by connecting the flag output 54 to the modification input 26, allows meta-stability.

Tehdy bude součástí instrukce aktivní příznak pro opakováni a přitom lze i postupně měnit řídicí vektor na řídicim výstupu 25. To se na ovládacím výstupu 52 zapojení projeví jako rotace přístupového vektoru do paměti se stínovými moduly.Then the instruction will include an active flag for repetition and it is also possible to gradually change the control vector on the control output 25. This will be reflected on the control output 52 of the circuit as a rotation of the access vector to the memory with shadow modules.

Tím je možno uplatnit rychlý algoritmus blokového kopírováni mezi stínovou pamětiThis allows for a fast block copy algorithm between shadow memory.

CS 268954 81 a okolím bez opakováni přepínacích instrukcí.CS 268954 81 and surroundings without repeating switching instructions.

Zapojeni podle vynálezu je vhodné uplatnit u číslicových zařízeni se sbárnicovou vnitřní strukturou, kde stínová pamět obsahuje zaváděcí, testovací i provozní sekvence instrukcí, jako je tomu u sekvenčních řídicích automatů.The circuit according to the invention is suitable for use in digital devices with a busbar internal structure, where the shadow memory contains loading, testing and operating sequences of instructions, as is the case with sequential control machines.

Claims

A circuit for controlling a shadow memory, temporarily included in a digital device with a bus structure formed by an address bus, a data bus and a control bus, consisting of a status register access address decoder block, a status register instruction decoder block, a register controller block, a status register block, a control register block, a cycle counter block, a memory block with shadow modules and a manual control panel, characterized in that the status register access address decoder block (1) is connected to the address bus (A) by a combined address input (11), is connected to the driver bus (C) by a combined control input (12) and the decoder output (13) is connected to the activation input (23) of the status register instruction decoder block (2), to whose further input (22) a manual control panel (8) is connected and which has a control output (25) connected to the status input (41) of the status register block (4), whose status output (42) is connected to the status input (51) of the control register block (5), whose flag output (54) is connected to the modification input (26) of the status register instruction decoder block (2), whose trigger output (24) is connected to the set input (63) of the cycle counter block (6), which has its control input (61) connected to the control bus (C) and whose output (62) is connected to the delay input (32) of the register controller block (3), also connected to the driver bus (C) by its control input (31), which is connected both by its first rewrite output (33) to the rewrite input (43) of the status register block (4), and by its second rewrite output (34) to the rewrite input (53) of the block (5) a control register, which is connected by its control output (52) to the combined select input (71) of the memory block (7) with shadow modules.