CS266957B1 - Spdsob výroby elektród tranzistorovtypu MESFET - Google Patents

Spdsob výroby elektród tranzistorovtypu MESFET Download PDF

Info

Publication number
CS266957B1
CS266957B1 CS863864A CS386486A CS266957B1 CS 266957 B1 CS266957 B1 CS 266957B1 CS 863864 A CS863864 A CS 863864A CS 386486 A CS386486 A CS 386486A CS 266957 B1 CS266957 B1 CS 266957B1
Authority
CS
Czechoslovakia
Prior art keywords
layer
ohmic contacts
metallization
schottky
metallic
Prior art date
Application number
CS863864A
Other languages
English (en)
Slovak (sk)
Other versions
CS386486A1 (en
Inventor
Tibor Ing Csc Lalinsky
Original Assignee
Tibor Ing Csc Lalinsky
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tibor Ing Csc Lalinsky filed Critical Tibor Ing Csc Lalinsky
Priority to CS863864A priority Critical patent/CS266957B1/cs
Publication of CS386486A1 publication Critical patent/CS386486A1/cs
Publication of CS266957B1 publication Critical patent/CS266957B1/cs

Links

Landscapes

  • Junction Field-Effect Transistors (AREA)

Description

2 CS 266 957 Bl
Vynález sa týká spůsobu výroby elektrod tranzistorov typu MESFET na aktívnyoh vrstvácharzenidu gália, GaAs, připravených iraplantáciou iónov kremíka do poloizolačných nedotovanýchsubstrátov arzenidu gália.
Doteraz známe spůsoby výroby tranzistorov typu MESFET .využívají různé technologicképostupy pri použití různých metalizačných systémov. Z hladiska funkcie uvedeného typu tran-zistore je důležité dosiahnút optimálně elektrické parametre nielen pre aktívnu vrstvu arze-nidu gália, ale predovšetkým pre ohmibké kontakty a Schottkyho hradlové rozhranie. Ohmickékontakty sa najčastejšie pripravujú zlievacou technológiou na báze metaližačného systémupozostávajúceho zo zlata, germánia a niklu. Schottkyho hradlová bariéra je najčastejšievytvořená metalizačným systémom pozostávajúcim z titánu, platiny a zlata. Pr> mikrotvarovaníoboch zložitých metalizačných systémov sa výhodné využívá lift-off technika. Nevýhodou uvede-nej techniky mikrotvarovania je, že pri jej použití nie je možné dokonale očistit povrcharzenidu gália před depozlciou uvedených metalizačných systémov, nakolko metalizačné systémymusia byt deponované pri izbovej teplote, resp. pri teplotách nižších ako 80 °C.
Reziduálne zvyšky, ktoré sú preto přítomné na povrchu arzenidu gália po procese fotoli-tografického spracovania fotorezistu a následného chemického leptania vo formě oxidovýchmedzivrstiev a různých uhlíkových zlúčenín, v podstatnej miere ovplyvňujú elektrické paramet-re vytvořených zlievaných ohmických kontaktov a predovšetkým Schottkyho bariér, v bežnezaužívaných technologických spůsoboch výroby tranzistorov typu MESFET pri použití uvedenýchmetalizačných systémov sa proces tvarovania Schottkyho hradla uskutečňuje po procese zlievaniaohmických kontaktov. Schottkyho hradlová bariéra vytvořená na takomto nedokonale očistenompovrchu sa vyznačuje zvýšenou hodnotou koeficienta ideálnosti, nižšou hodnotou výšky poten-ciálovej bariéry a zníženou tepelnou stabilitou. Teplotné režimy používané pre optimálnyproces zlievania ohmických kontaktov často nedovolujú volit proces tvarovania Schottkyhohradla před procesom tvarovania a zlievania ohmických kontaktov v důsledku možnej degradácieSchottkyho hradlovéj bariéry počas tohto procesu zlievania. V uvedenom konvenčnora technologickom spůsobe můžu vzniknúť tiež problémy pri zosúkryto-vaní daných metalizačných úrovní, pretože hrany metalizácie pre ohmický kontakt na súkrytovýchznačkách po procese zlievania sú neostré.
Uvedené nevýhody v podstatnej miere odstraňuje spůsob výroby elektrod tranzistorovtypu MESFET podlá vynálezu, ktorého podstata spočívá v tom, že obidve metalizačné vrstvyohmických kontaktov a hradla sa žíhajú pri teplote 400 až 520 °C v redukčnej atmosféře vodíkas rýchlosťou ohřevu 20 až 200 °C.s a následné ochladzujú s rýchlosťou aspoň 50 °C.s \
Hlavnou presnosťou vynálezu je, že umožňuje vyrábať tranzistory, ktoré sa vyznačujúhodnotou měrného kontaktného odporu ohmických kontaktov nižšou než 0,05JLmm, výškou poten-ciálovej bariéry Schottkyho hradlového rozhrania vSčšou než 0,74 V a koeficientom ideálnostiaspoň 1,08. Takto připravené tranzistory sa vyznačujú zlepšenými jednosměrnými, ako aj vysoko-frekvenčnými elektrickými vlastnosťami a naviac tiež velmi dobrou tepelnou stabilitou Schott-kyho hradlového rozhrania. Ďalšou výhodou je možnost volit technologický proces tvarovaniahradla a ohmických kontaktov nezávisle na ich vzájomnom poradí a zosúkrytovať uvedené meta-lizačné úrovně s podstatné vSčšou presnostou, pretože metalizačný systém pre ohmický kontaktnie je pri zosúkrytovaní zlievaný, čím sa dosiahne dokonalá ostrost hrán na súkrytovýchznačkách. Spůsob výroby tranzistorov typu MESFET podlá vynálezu je možné aplikovat v běžnýchlaboratórnych podmienkach, nie je náročný na často zložité chemické procesy čistenia povrchuarzenidu gália pres depozíciou Schottkyho metaližačného systému, pretože aplikáckou danéhoteplotného cyklu sa minimalizuje vplyv oxidových medzivrstiev v důsledku prebiehajúcichfyzikálno-chemických procesov na Schottkyho hradlovom rozhraní. Pretože zlievanie ohmickýchkontaktov a formovanie Schottkyho hradla je ostatnou technologickou operáciou, je možnéproces optimálneho zlievania a formovania uvedených kontaktov uskutočnit priamo na jednotli-vých čipoch po nalámaní.

Claims (4)

  1. CS 266 957 B1 3 Na pripojenom výkrese je schematicky znázorněný spSsob výroby elektrod tranzistorovtypu MESFET, kde obr. 1 znázorňuje depozíciu a tvarovanie Schottkyho metalizačnej vrstvyhradla, obr.
  2. 2 depozíciu a tvarovanie metalizačnej vrstvy ohmických kontaktov, obr.
  3. 3 depozí-ciu a tvarovanie vrstvy kontaktovéj metalizácie a obr.
  4. 4 žíhanie uvedených metalizácií. Na nedotovanom poloizolačnom substráte 1^ podlá obr. 1 je vytvořená aktívna vrstva2, na ktorej je deponovaná metalizačná vrstva 2 hradla. Aktívna vrstva 2 sa na poloizolačnom substráte _1 arzenidu gália vytvoří priamou implan-táciou iónov kremíka do hrůbky 300 nm. Schottkyho metalizačná vrstva 2 hradla na báze titánu,platiny a zlata sa deponuje pomocou elektronového děla na povrch aktívnej vrstvy 2 v hlbke150 nm a vytvaruje lift-off technikou. Podlá obr. 2 je na systéme z obr. 1 dalej vytvořená metalizačná vrstva £ ohmickýchkontaktov na aktívnej vrstvě _2. Po depozícii a tvarovaní Schottkyho metalizačnej vrstvy _3 hradla sa deponuje a tvarujelift-off technikou metalizačná vrstva ý ohmických kontaktov na báze zlata, germánia a niklu. Podlá obr. 3 je na systéme z obr. 2 dalej vytvořená vrstva 5_ kontaktovej metalizáciena metalizačnej vrstvě 4^ ohmických kontaktov. Nasledovná technologická operácia pozostáva z tvarovania vrstvy 5 kontaktovej metalizáciena báze titánu a zlata. Podlá obr. 4 je systém z obr. 3 umiestnený v žíhacej peci. Uvedené metalizačná vrstvy 3, ý a vrstva 5 kontaktovej metalizácie sa v ostatnej tech-nologickej operácii žíhajú v redukčnej atmosféře vodíka pri teplote 400 až 520 °C s rýchosťouohřevu 20 až 100 °C/s a následné ochladzujú s rýchlosťou aspoň 50 °C/s. Uvedeným žíhánímprebieha proces zlievania ohmických kontaktov a súčasne sa tiež formujú vlastnosti Schottkyhohradlovéj bariéry. Vynálezu može nájsť široké priemyselné využitie najmS pri výrobě diskrétnych tranzistorovtypu MESFET na aktívnych vrstvách arzenidu gália. MÓže byť využitý taktiež pri výrobě analogo-vých, ako aj logických integrovaných obvodov. PŘEDMĚT VYNÁLEZU SpSsob výroby elektrod tranzistorov typu MESFET na aktívnej vrstvě arzenidu gália pozostá-vajúci z depozície a tvarovania metalizačnej vrstvy ohmických kontaktov na báze zlata, germániaa niklu a Schottkyho metalizačnej vrstvy hradla na báze titánu, platiny a zlata, vyznačujúcisa tým, že obidve metalizačné vrstvy (3, 4) ohmických kontaktov a hradla sa žíhajú v redukčnejatmosféře vodíka pri teplote 400 až 520 °C s rýchlosťou ohřevu 20 až 100 °C.s 1 a následnéochladzujú rýchlosťou aspoň 50 °C.s 1 výkres
CS863864A 1986-05-26 1986-05-26 Spdsob výroby elektród tranzistorovtypu MESFET CS266957B1 (sk)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS863864A CS266957B1 (sk) 1986-05-26 1986-05-26 Spdsob výroby elektród tranzistorovtypu MESFET

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS863864A CS266957B1 (sk) 1986-05-26 1986-05-26 Spdsob výroby elektród tranzistorovtypu MESFET

Publications (2)

Publication Number Publication Date
CS386486A1 CS386486A1 (en) 1989-06-13
CS266957B1 true CS266957B1 (sk) 1990-01-12

Family

ID=5379982

Family Applications (1)

Application Number Title Priority Date Filing Date
CS863864A CS266957B1 (sk) 1986-05-26 1986-05-26 Spdsob výroby elektród tranzistorovtypu MESFET

Country Status (1)

Country Link
CS (1) CS266957B1 (cs)

Also Published As

Publication number Publication date
CS386486A1 (en) 1989-06-13

Similar Documents

Publication Publication Date Title
JPH07161659A (ja) 半導体装置およびその製造方法
JPS63181480A (ja) 自己整列ひ化ガリウム装置の製造方法
US5451544A (en) Method of manufacturing a back contact for semiconductor die
CA1237537A (en) Method of making mosfets using silicate glass layer as gate edge masking for ion implantation
DE102017118292A1 (de) Sperrschichtbildung unter Verwendung einer thermischen Bearbeitung
CS266957B1 (sk) Spdsob výroby elektród tranzistorovtypu MESFET
JPS57152166A (en) Manufacture of schottky barrier gate field effect transistor
US3639186A (en) Process for the production of finely etched patterns
CN116403912B (zh) 一种制备氮化铝/钨铜金锡热沉的方法
WO2022162804A1 (ja) 半導体装置及びその製造方法
JPH0212015B2 (cs)
JPS57152167A (en) Manufacture of schottky barrier gate field effect transistor
JPS6351679A (ja) 半導体装置
JPS6116577A (ja) 半導体装置
JPS647571A (en) Manufacture of semiconductor device
KR100273272B1 (ko) 실리사이드제조방법
JPS6120320A (ja) 半導体装置の電極形成方法
JPS61156837A (ja) 半導体装置の製造方法
KR0164082B1 (ko) Mesfet 게이트 금속 중첩방법
KR940004262B1 (ko) 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법
JPS6195571A (ja) 半導体装置の製造方法
GB2320130A (en) Self-aligned silicide manufacturing method
JPH0770500B2 (ja) 電極・配線の製造方法
KR940008117A (ko) 엠이에스에프이티 (mesfet)의 티(t) 게이트 제조방법
JPH0410556A (ja) 半導体素子空間配線法