CS263609B1

CS263609B1 - Circuit of frequency phase detector with suppressed non-sensitive band

Info

Publication number: CS263609B1
Application number: CS862465A
Authority: CS
Inventors: Branislav Ing Vydareny; Zdenek Svab
Original assignee: Branislav Ing Vydareny; Zdenek Svab
Priority date: 1986-04-05
Filing date: 1986-04-05
Publication date: 1989-04-14
Also published as: CS246586A1

Abstract

Zapojení řeší kmitočtově-fázovou detekci s potlačeným pásmem necitlivosti, určeným pro číslicové kmitočtové syntezátory. Doplněním dvou hradel a třech zpoždovacich členů je dosaženo úplného potlačení pásma necitlivosti a minimálního rušení smyčky automatické fázové synchronizace srovnávacím kmitočtem. Podstata vynálezu je ve zpoždění sestupných hran regulačních pulsů obou výstupních zdrojů pro regulaci smyčky oběma směry, které kompenzuje zkracování regulačních pulsů vlivem přenosu, tím způsobem, že mezi přímý výstup horního klopného obvodu a vstup horního výstupního zdroje je zařazeno hradlo, na jehož druhý vstup je připojen invertovaný a zpožděný výstup dolního klopného obvodu, že mezi přímý výstup dolního klopného obvodu a vstup dolního výstupního zdroje je zařazeno druhé hradlo, na jehož druhý vstup je připojen invertovaný a zpožděný výstup dolního klopného obvodu a návrat klopných obvodů do klidového stavu je zpožděn třetím zpoždovacím členem.The wiring solves frequency-phase detection with a deadband, designed for digital frequency synthesizers. Adding two gates and three lag members is achieved by complete suppression deadband and minimal interference automatic phase synchronization loop comparative frequency. SUMMARY OF THE INVENTION is in the delay of the downlink regulatory edges pulses of both output sources for regulation loops in both directions to compensate for shortening control pulses due to transmission, in that way between the direct output of the upper of the flip-flop and the input of the upper output the source is the gate on whose the second input is inverted and delayed lower flip-flop output, that between the direct output of the lower flip-flop and lower output source input is included the second gate on whose second entry an inverted and delayed output is connected lower flip-flop and return flip the circuit is delayed by the third by a delay member.

Description

Vynález se týká zapojení kmitočtově-fázového detektoru s potlačeným pásmem necitlivosti, které je určeno pro číslicové syntezátory kmitočtu.BACKGROUND OF THE INVENTION The present invention relates to a frequency-phase detector with a dead band suppression for digital frequency synthesizers.

_t V číslicových syntezátorech kmitočtu se dnes běžně používá kmitočtově-fázových detektorů, které jsou řešeny tak, že při stejné fázi srovnávaných kmitočtů nejsou na výstupu lineární části regulační pulsy (vysokoimpedančni stav). Není-li fáze srovnávaných kmitočtů stejná, vyznikají na výstupu detektoru regulační pulsy, jejichž délka je úměrná rozdílu fází. Tyto pulsy vyjadřují bud stav sepnutí na vyšší nebo nižší ladicí napětí (respektive přívod nebo odvod ladicího proudu) podle znaménka rozdílu fázi tak, aby detektor měl lineární přenos, zejména v okolí nulového rozdílu fází. Vlivem neideálního přenosu v lineární nebo číslicové části detektoru, kde dochází ke zkreslení, zkracování a potlačení velmi krátkých pulsů, má regulátor v okolí nulového rozdílu fází pásmo necitlivosti, šířka pásma necitlivosti závisí na použité technologii výroby prvků fázového detektoru. Necitlivost regulátoru způsobuje kmitočtovou nestabilitu výstupního napětí smyčky automatické fázové regulace a její nevhodnost pro zařízení s kmitočtovou modulaci referenčního srovnávacího signálu. Dále pásmo necitlivosti způsobuje zpomalení regulačního pochodu těsně před zasynchronizováním a vznik parazitní fázové modulace, je-li napětově řízený oscilátor ovlivňován periodickými vlivy. Vliv pásma necitlivosti detektoru se odstraňuje těmito způsoby: _t Frequency-phase detectors are commonly used in digital frequency synthesizers. These detectors are designed so that at the same phase of the compared frequencies, no linear pulses (high impedance state) are output. If the phase of the compared frequencies is not the same, the output of the detector produces control pulses whose length is proportional to the phase difference. These pulses express either a switching state to a higher or lower tuning voltage (respectively, a tuning current in or out) according to the phase difference sign, so that the detector has a linear transmission, especially around a zero phase difference. Due to non-ideal transmission in the linear or digital part of the detector, where distortion, shortening and suppression of very short pulses occur, the controller has a dead band around the zero phase difference, the dead band width depends on the technology used to produce phase detector elements. The insensitivity of the controller causes frequency instability of the output voltage of the automatic phase control loop and makes it unsuitable for equipment with frequency modulation of the reference comparison signal. Furthermore, the dead band causes a slowing of the control process just prior to synchrony and a parasitic phase modulation if the voltage-controlled oscillator is influenced by periodic influences. The effect of the detector deadband is eliminated in the following ways:

a) Posuvem zasynohronizovaného stavu mimo pásmo necitlivosti zavedením stálé regulační odchylky pomocí periodického přesně definovaného pulsu, přiváděného do lineární části fázového detektoru. Takto je to řešeno v práci Breezeho A design technique for digital PLL synthetizers IEEE Transaótion on Consumer Electronics, 1978.a) By shifting the zasynohronized state out of the dead zone by introducing a constant control deviation by means of a periodically well-defined pulse supplied to the linear part of the phase detector. This is how it is solved in Breeze's work. A design technique for digital PLL synthetizers IEEE Transaction on Consumer Electronics, 1978.

b) Zařazením zpožďovacího členu do číslicové části detektoru, které vede k prodlouženi regulačních pulsů u obou výstupních zdrojů současně. Tímto způsobem je odstraňováno pásmo necitlivosti ve vynálezu AO 216 986, autora ing. Němce Alexeje, přihlášeného k ochraně dne 22. 2. 1980.b) Including a delay element in the digital part of the detector, which leads to the extension of the control pulses for both output sources simultaneously. In this way, the dead zone in the invention of AO 216 986, by the author of German Alexei, filed for protection on February 22, 1980, is removed.

Oba způsoby mají nevýhodu v tom, že na výstupu výstupních zdrojů není vysokoimpedančni stav a vznikají regulační pulsy i v zasychnronizovaném stáleném stavu a tím vzniká nežádoucí rušení smyčky automatické fázové synchronizace srovnávacím kmitočtem.Both methods have the disadvantage that the output sources do not have a high impedance state and control pulses are generated even in a dry state, thereby causing undesirable interference of the automatic phase synchronization loop at the reference frequency.

Tuto nevýhodu nemá zapojení kmitočtově-fázového detektoru podle vynálezu, jehož podstatou je, že mezi přímý výstup horního klopného obvodu a vstup horního výstupního zdroje je zařazeno druhé hradlo, na jehož druhý vstup je přes druhý zpoždovací člen připojen invertovaný výstup dolního klopného obvodu, mezi přímý výstup dolního klopného obvodu a vstup dolního výstupního zdroje je zařazeno třetí hradlo, na jehož druhý vstup je přes třetí zpožďovací člen připojen invertovaný výstup horního klopného obvodu a mezi výstup hradla a paralelně spojené druhé vstupy horního a dolního klopného obvodu je zařazen první zpoždovací člen.This disadvantage does not have the connection of the frequency-phase detector according to the invention, which is based on the fact that between the direct output of the upper flip-flop and the input of the upper output source there is a second gate. the output of the lower flip-flop and the input of the lower output source is a third gate, the second input of which is connected via the third delay member to the inverted output of the upper flip-flop and the first delay member is connected between the gate output and the parallel inputs.

Výhodou zapojení kmitočtově-fázového detektoru podle vynálezu je, že zpoždovací členy způsobují prodloužení regulačních pnlsů, které kompenzuje jejich zkracování v číslicové a lineární části kmitočtově-fázového detektoru vlivem neideálního přenosu. Smyčka automatické fázové synchronizace 8 kmitočtově-fázovým detektorem podle vynálezu proto nemá pásmo necitlivosti a vykazuje spojitou regulaci i pro nulové rozdíly fáze srovnávaných kmitočtů. V zasynchronizovaném ustáleném stavu má. minimální obsah rušivých složek srovnávaných kmitočtů. Ideálního stavu lze dosáhnout volbou velikosti zpoždění druhého a třetího zpožďovacího členu byl roven pásmu necitlivosti detektoru bez těchto zpožďovacích členů. Je-li tento součet větší než pásmo necitlivosti nastává překompenzování, kdy vzrůstá rušení srovnávacím kmitočtem ale pásmo necitlivosti již zůstává nulové.An advantage of wiring the frequency-phase detector according to the invention is that the delay elements cause an extension of the control signals, which compensates for their shortening in the digital and linear part of the frequency-phase detector due to non-ideal transmission. The automatic phase synchronization loop 8 of the frequency-phase detector according to the invention therefore has no dead band and shows continuous control even for zero phase differences of the compared frequencies. In the synchronized steady state, it has. minimum content of interfering components of compared frequencies. The ideal state can be achieved by selecting a delay amount of the second and third delay members equal to the detector dead band without these delay members. If this sum is greater than the dead band, overcompensation occurs, where the interference at the reference frequency increases but the dead band remains zero.

Na připojených výkresech je znázorněno zapojení a funkce kmitočtově-fázového detektoru podle vynálezu, kde na obr. 1 je blokové schéma zapojení kmitočtově-fázového detektoru podle vynálezu, na bbr. 2 je znázorněn přenos detektoru při ideálním stavu, na obr. 3 je znázorněn přenos překompenzovaného detektoru a na obr. 4 jsou uvedeny průběhy na jednotlivých výstupech bloků kmitočtově-fázového detektoru podle vynálezu.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a frequency-phase detector according to the invention; FIG. 2 shows the transmission of the detector in an ideal state, FIG. 3 shows the transmission of the overcompensated detector and FIG. 4 shows the waveforms of the individual outputs of the frequency-phase detector blocks according to the invention.

Vstupní svorka 01 kmitočtu fl je spojena se synchronním nastavovacím vstupem 11 horního klopného obvodu 2 a vstupní svorka 02 kmitočtu f2 je spojena se synchronním nastavovacím vstupem 21 dolního klopného obvodu 2· Přímý výstup 12 horního klopného obvodu .1 je přímo propojen s prvním vstupem 51 druhého hradla .5. Invertovaný výstup 13 horního klopného obvodu 2 je přes třetí zpoždovací člen T. propojen s druhým vstupem 62 třetího hradla j5. Přímý výstup dolního klopného obvodu 2 je přímo propojen s prvním vstupem 61 třetího hradla 2/ invertovaný výstup 23 dolního klopného obvodu 2 je přes druhý zpoždovací člen 2 propojen s druhým vstupem 52 druhého hradla J5· Výstup 93 druhého hradla 5_ je spojen s horním výstupním zdrojem 2, výstup 103 třetího hradla j6 je spojen s dolním výstupním zdrojem lj). Výstupy obou výstupních zdrojů 9 a 10 jsou spolu spojeny a připojeny na výstupní filtr 11. Přímý výstup 12 horního klopného obvodu 2 je dále připojen na první vstup 31 hradla _3 a přímý výstup 22 dolního klopného obvodu 2 je připojen na druhý vstup 32 hradla 2» jehož výstup 33 je přes první zpoždovací člen ý spojen s druhými vstupy 14 a 24 pro asynchronní návrat do klidového stavu horního klopného obvodu _1 a dolního klopného obvodu 2. Uvedené prvky mohou být libovolného typu, ale musí vytvářet logickou funkci součinu přímých výstupů 12 a 22 horního a dolního klopného obvodu 1 a 2 v pracovním stavu. Zpoždovací členy 2, 7_, 2 mohou být rovněž libovolného provedení, ale nesmí logický signál invertovat.The input terminal 01 of frequency f1 is connected to the synchronous adjusting input 11 of the upper flip-flop 2 and the input terminal 02 of the frequency f2 is connected to the synchronous adjusting input 21 of the lower flip-flop 2. Direct output 12 of the upper flip-flop. gates .5. The inverted output 13 of the upper flip-flop 2 is connected via the third delay member T to the second input 62 of the third gate 15. The direct output of the lower flip-flop 2 is directly connected to the first input 61 of the third gate 2 / the inverted output 23 of the lower flip-flop 2 is connected via the second delay member 2 to the second input 52 of the second gate 5. 2, the output 103 of the third gate 16 is connected to a lower output source 11j. The outputs of the two output sources 9 and 10 are connected together and connected to the output filter 11. The direct output 12 of the upper flip-flop 2 is further connected to the first gate input 31 and the direct output 22 of the lower flip-flop 2 is connected to the second input 32 of the gate 2. the output 33 of which is connected via the first delay members to the second inputs 14 and 24 for asynchronous return to the idle state of the upper flip-flop 1 and lower flip-flop 2. These elements may be of any type but must form a logic function of upper and lower flip-flops 1 and 2 in working order. The delay members 2, 7, 2 may also be of any embodiment, but may not invert the logic signal.

Funkce kmitočtově-fázového detektoru podle vynálezu je nejlépe patrna z obr. 4; klopné obvody JL a 2_ mají synchronní nastavovací vstupy 11 a 21, druhé vstupy 14 a 24 pro asynchronní návrat do klidového stavu, přímé výstupy 12 a 22 a invertované výstupy 13 a 23. Nástupními hranami vstupních pulsů přiváděných na synchronní nastavovací vstupy 11 a 21 horního a dolního klopného obvodu 2 ^ε 2 jsou uváděny do pracovního stavu horní a dolní klopný obvod 1^ a 2. První zpoždovací člen ý zpozdí okamgik návratu horního a dolního klopného obvodu 1 a 2 do klidového stavu o dobu tl. Druhý zpoždovací člen 2 způsobí zpoždění invertovaného výstupu dolního klopného obvodu 2 a tím zpoždění sestupné hrany a prodloužení regulačního pulsu na výstupu 93 druhého hradla 5 o dobu t2. Třetí zpoždovací člen J7 způsobí obdobně prodloužení regulačního pulsu na výstupu 103 třetího hradla 2 o dobu t3. Toto prodloužení regulačních pulsů kompenzuje jejich zkracování vlivem nedokonalého přenosu v ostatních blocích kmitočtově-fázového detektoru. Horní a dolní klopný obvod 1 a 2_ nemusí mít ideální vlastnosti, to jest nulové zpoždění mezi přímými 12, 22 a invertovanými výstupy 13, 23. ^v konkrétním provedení je naopak výhodné, aby invertovaný výstup 13 horního klopného obvodu 2 byl vůči přímému výstupu 12 horního klopného obvodu 2 zpožděn právě o dobu t3 a aby invertovaný výstup 23 dolního klopného obvodu 2 byl vůči přímému výstupu 22 dolního klopného obvodu 2 zpožděn o dobu t2. Pak klopné obvody 2 a 2 zahrnují i zpoždovací členy 2 ^a 8. a zapojení má minimální počet součástek.The function of the frequency-phase detector according to the invention is best seen in Fig. 4; flip-flops 11 and 21 have synchronous adjustment inputs 11 and 21, second inputs 14 and 24 for asynchronous return to idle state, direct outputs 12 and 22 and inverted outputs 13 and 23. Input edges of input pulses applied to synchronous adjustment inputs 11 and 21 of the upper and the lower flip-flop 2 ^ε 2 are brought into working state of the upper and lower flip-flop 1 and 2. The first delay member zp delays the moment of return of the upper and lower flip-flop 1 and 2 to the idle state by tl. The second delay member 2 causes a delay of the inverted output of the lower flip-flop 2 and thus a delay of the falling edge and an extension of the control pulse at the output 93 of the second gate 5 by a time t2. Similarly, the third delay member 17 causes an extension of the control pulse at the output 103 of the third gate 2 by a time t3. This extension of the control pulses compensates for their shortening due to imperfect transmission in other blocks of the frequency-phase detector. The upper and lower flip-flops 1 and 2 may not have ideal properties, i.e., zero delay between straight 12, 22 and inverted outputs 13, 23. Conversely, ^{in a} particular embodiment, the inverted output 13 of the upper flip-flop 2 is relative to the direct output 12 of the upper flip-flop. the inverted output 23 of the lower flip-flop 2 is delayed by the time t2 relative to the direct output 22 of the lower flip-flop 2. Then the flip-flops 2 and 2 also include the delay members 2 ^and 8, and the circuitry has a minimum number of components.

Claims

object of the invention

Connection of frequency-phase detector with suppressed dead band, consisting of upper and lower flip-flop circuit with direct and inverted output, with working and idle state, synchronous setting input and second input for asynchronous return to idle state, to which direct gate is connected an asynchronous return to idle state, a lower and upper output source and an output filter, characterized in that a second gate (5) is arranged between the direct output (12) of the upper flip-flop (1) and the input (93) of the upper output source (9); to whose second input (52) an inverted output (23) of the lower flip-flop (2) is connected via the second delay member (8) between the direct output (22) of the lower flip-flop (2) and the input (103) of the lower output source (10) a third gate (6) is connected to the second input (62) of which an inverted output (13) horn is connected via a third delay member (7) it flip-flop (1) and the outlet (33) of gate (3) connected in parallel and the second inputs (14 and 24) of the upper and lower flip-flop (1 and 2) is included in the first delay element