KR0137929Y1

KR0137929Y1 - Peliel circuit

Info

Publication number: KR0137929Y1
Application number: KR2019950008358U
Authority: KR
Inventors: 이상원
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1995-04-24
Filing date: 1995-04-24
Publication date: 1999-04-01
Also published as: KR960035765U

Abstract

본 고안은, 주파수 듀티 사이클을 안정적으로 맞추는데 적당하도록한 피엘엘회로에 관한 것으로, 종래 피엘엘회로의 전압제어발전부의 출력주파수 듀티는 50:50의 듀티사이클이 요구되는 시스템에 있어서 정확한 듀티사이클을 제공하지 못하는 문제점이 있었다. 따라서, 본 고안은 이러한 문제점을 해결하기 위해 피엘엘회로의 전압제어발진부 출력단에 위상지연부를 적용하여 50:50의 정확한 주파수 듀티사이클을 갖는 주파수를 출력하도록 하는 피엘엘회로에 관한 것이다.The present invention relates to a PEL circuit adapted to stably match a frequency duty cycle, and the output frequency duty of the voltage controlled generator of the conventional PEL circuit is an accurate duty cycle in a system requiring a 50:50 duty cycle. There was a problem that could not be provided. Accordingly, the present invention relates to a PEL circuit for outputting a frequency having an accurate frequency duty cycle of 50:50 by applying a phase delay unit to the voltage controlled oscillator output stage of the PLL circuit.

Description

Peliel circuit

제1도는 종래의 피엘엘 회로의 블록도.1 is a block diagram of a conventional PL circuit.

제2도는 본 고안의 피엘엘 회로의 블록도.2 is a block diagram of the PEL circuit of the present invention.

제3도 및 제5도는 제2도 위상지연부의 상세 회로도.3 and 5 are detailed circuit diagrams of the phase delay unit of FIG.

제4도 및 제6도는 제3도 및 제 5도에 의거한 위상지연부 각 단의 타이밍도.4 and 6 are timing diagrams of respective stages of the phase delay unit according to FIGS. 3 and 5;

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

200 : 위상검출부 210 : 저역통과필터부200: phase detector 210: low pass filter

220 : 전압제어발진부 230 : 위상지연부220: voltage controlled oscillator 230: phase delay unit

240 : 위상선택부240: phase selector

본 고안은 피엘엘( Phase Locked Loop)회로에 관한 것으로, 특히 주파수 듀티 사이클을 안정적으로 맞추는데 적당하도록 한 피엘엘회로에 관한 것이다.The present invention relates to a phase locked loop (PLL) circuit, and more particularly to a PEL circuit adapted to stably adjust a frequency duty cycle.

종래의 피엘엘회로는 제1도에 도시된 바와같이, 전압제어발진부(120)에서 출력되는 주파수신호(Fout) 및 레퍼런스클럭(REF)을 입력받아 위상차를 검출하는 위상검출부(100)와, 상기 위상검출부(100)의 출력신호를 입력받아 저역통과시키는 저역통과필터부(110)와, 상기 저역통과필터부(110)의 출력전압을 입력받아 그 출력전압에 상응하는 주파수를 생성하여 상기 위상검출부(100)의 입력단으로 궤환시킴과 동시에 주파수신호(FOUT)로 출력하는 전압제어발진부(120)로 구성된다.As shown in FIG. 1, the conventional PEL circuit includes a phase detector 100 for detecting a phase difference by receiving a frequency signal Fout and a reference clock REF output from the voltage controlled oscillator 120, and The low pass filter 110 receives the output signal of the phase detector 100 and passes the low pass, and receives the output voltage of the low pass filter 110 and generates a frequency corresponding to the output voltage to generate the frequency. And a voltage controlled oscillator 120 which feeds back to the input terminal 100 and outputs the frequency signal FOUT.

이와같이 구성되어있는 종래의 피엘엘회로의 동작을 설명하면 다음과 같다.Referring to the operation of the conventional PL circuit configured as described above is as follows.

위상검출부(100)는 전압제어발진부(120)에서 출력되는 주파수신호(Fout)를 입력받아 레퍼런스클럭(REF)과의 위상차를 비교하여 그에 상응하는 신호를 발생시키고, 이 신호는 상기 위상검출부(100)의 출력단에 연결되어있는 저역통과필터부(110)를 통해 직류전압으로 변환되어 전압제어발진부(120)의 출력주파수신호(FOUT)를 제어하고, 그 신호를 다시 상기 위상검출부(110)로 궤환시킴으로써 루프를 형성한다.The phase detector 100 receives the frequency signal Fout output from the voltage controlled oscillator 120 and compares the phase difference with the reference clock REF to generate a signal corresponding thereto, and the signal is generated by the phase detector 100. Is converted to a DC voltage through the low pass filter 110 connected to the output terminal of the control unit to control the output frequency signal FOUT of the voltage controlled oscillator 120, and the signal is returned to the phase detector 110 again. To form a loop.

즉, 상기 위상검출부(100)는 레퍼런스클럭(REF)과 상기 전압제어발진부(120)의 출력주파수신호(FOUT)를 비교함으로써 상기 저역통과필터부(110)의 전압을 기준전압과 비교하여 올려주거나 낮춰준다.That is, the phase detector 100 increases the voltage of the low pass filter 110 by comparing it with the reference voltage by comparing the reference clock REF with the output frequency signal FOUT of the voltage controlled oscillator 120. Lower it.

이러한 전압의 변화는 전압제어발진부(120)에 영향을 미쳐 고정(locking)을 시킨다.This change in voltage affects the voltage controlled oscillator 120 to lock.

상기에서 설명한 바와같이, 종래 피엘엘회로의 전압제어발진부(120)의 출력주파수 듀티에 있어서, '로우'주파수신호는 1주기중 '하이구간'이 '로우구간'에 비해 긴 듀티를 유지하고, 반면에 '하이'주파수신호는 1주기중 '로우구간'이 '하이구간'에 비해 긴 듀티를 갖게됨으로써 50:50의 듀티사이클이 요구되는 시스템에서는 정확한 듀티사이클을 제공하지 못하는 문제점이 있었다.As described above, in the output frequency duty of the voltage controlled oscillator 120 of the conventional PLL circuit, the 'low' frequency signal maintains the 'high section' longer duty than the 'low section' in one period. On the other hand, the 'high' frequency signal has a long duty compared to the 'high period' in the 'low period' during one cycle, and thus has a problem in that the system does not provide an accurate duty cycle in a system requiring a 50:50 duty cycle.

따라서, 본 고안은 피엘엘회로에 있어서 50:50의 정확한 듀티사이클을 갖는 주파수신호를 발생할 수 있는 피엘엘회로를 제공하는데 그 목적이 있는 것으로, 이러한 목적을 갖는 본 고안을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Accordingly, an object of the present invention is to provide a PEL circuit capable of generating a frequency signal having an accurate duty cycle of 50:50 in the PEL circuit, with reference to the accompanying drawings. It will be described in detail as follows.

제2도는 본 고안 피엘엘회로의 블록도로서, 이에 도시한 바와같이 레퍼런스클럭(REF)과 출력주파수신호(Fout)를 궤환 입력받아 위상차를 비교검출하는 위상검출부(200)와, 상기 위상검출부(200)의 출력신호를 저역필터링하여 직류전압으로 출력하는 저역통과필터부(210)와, 상기 저역통과필터부(210)의 출력전압을 입력받아 그 출력전압에 상응하는 발진주파수를 생성하여 출력하는 전압제어발진부(220)와, 상기 전압제어발진부(220)의 발진주파수 신호를 입력받아 듀티비가 큰 즉, 하이구간이 로우구간에 비해 긴 발진주파수신호는 그 발진주파수신호의 상승에지를 지연하는 것에 의해 주파수 듀티를 조절하여 출력함과 아울러 듀티비가 작은 즉, 하이구간이 로우구간에 비해 짧은 발진주파수신호는 그 발진주파수신호의 하강에지를 지연하는 것에 의해 주파수듀티를 조절하여 출력하는 위상지연부(230)와, 상기 전압제어 발진부(220)의 발진주파수의 듀티에 따라 미리설정된 위상선택신호(SI)에 따라 상기 위상지연부(230)의 주파수듀티가 조절된 두 발진주파수신호중 하나를 선택하여 상기 주파수신호(Fout)로 출력하는 상기 위상선택부(240)로 구성한다.2 is a block diagram of the PEL circuit of the present invention, as shown in FIG. 2, a phase detector 200 for comparing and detecting a phase difference by receiving a feedback clock REF and an output frequency signal Fout, and the phase detector ( The low pass filter 210 outputs the DC signal by low pass filtering the output signal of the 200 and the output voltage of the low pass filter 210 is input and generates and outputs an oscillation frequency corresponding to the output voltage. When the oscillation frequency signal of the voltage controlled oscillator 220 and the oscillation frequency signal of the voltage controlled oscillator 220 is input and the duty ratio is large, that is, the high section is longer than the low section, the oscillation frequency signal delays the rising edge of the oscillation frequency signal. By adjusting the frequency duty and outputting it, the oscillation frequency signal having a small duty ratio, that is, the high section is shorter than the low section, delays the falling edge of the oscillation frequency signal. The frequency delay of the phase delay unit 230 is adjusted according to a phase selection signal SI preset according to the duty of the phase delay unit 230 for outputting the duty control and the oscillation frequency of the voltage controlled oscillator 220. The phase selector 240 selects one of the two oscillation frequency signals and outputs the frequency signal Fout.

제3도는 상기 위상 지연부(230)중 듀티비가 큰 발진주파수신호의 듀티를 조절하는 상세회로도이고, 제5도는 상기 위상지연부(230)중 듀티비가 작은 발진주파수신호의 듀티를 조절하는 상세회로도로서, 이를 참조하여 본 고안의 작용 및 효과를 상세히 설명하면 다음과 같다.FIG. 3 is a detailed circuit diagram for adjusting the duty of the oscillation frequency signal having a large duty ratio among the phase delay units 230. FIG. 5 is a detailed circuit diagram for adjusting the duty of an oscillation frequency signal having a small duty ratio among the phase delay units 230. Referring to FIG. As it will be described in detail the operation and effects of the present invention with reference to this.

위상선택부(240)에서 출력되는 주파수신호( Fout)를 위상검출부(200)에서 입력받아 레퍼런스클럭(REF)과 비교하여 그에 상응하는 위상차신호를 발생시키며, 이 위상차 신호는 그 위상검출부(200)의 출력단에 연결된 저역통과필터부(210)를 통해 저역필터링되어 직류전압으로 변환되고, 이 직류전압이 전압제어발진부(220)에 인가되고, 이에따라 그 직류전압에 상응하는 발진주파수신호가 그 전압제어발진부(220)에서 생성되어 출력된다.The frequency signal Fout output from the phase selector 240 is input from the phase detector 200 and compared with the reference clock REF to generate a phase difference signal corresponding thereto, and the phase difference signal 200 corresponds to the phase detector 200. The low pass filter is connected to the low pass filter 210 connected to the output of the low pass is converted into a DC voltage, this DC voltage is applied to the voltage control oscillator 220, accordingly the oscillation frequency signal corresponding to the DC voltage is controlled The oscillator 220 is generated and output.

상기 전압제어발진부(220)의 발진주파수신호는 위상지연부(230)에 입력되어 즉, 제3도의 위상지연회로 및 제5도의 위상지연회로에 입력되어 주파수 듀티가 50:50으로 조절된다.The oscillation frequency signal of the voltage controlled oscillator 220 is input to the phase delay unit 230, that is, the phase delay circuit of FIG. 3 and the phase delay circuit of FIG. 5 so that the frequency duty is adjusted to 50:50.

즉, 전압제어발진부(220)에서 출력되는 발진주파수신호의 듀티가 제4도의 (a)와 같이 큰 경우 즉, 하이구간이 로우구간에 비해 긴 경우에는 제3도의 회로에 의해 그 발진주파수신호의 듀티가 50:50으로 조절되어 출력되고, 상기 발진주파수신호의 듀티가 제6도의 (a)와 같이 작은 경우 즉, 하이구간이 로우구간에 비해 짧은 경우에는 제5도의 회로에 의해 그 발진주파수신호의 듀티가 50:50으로 조절되어 출력되는 것으로, 이를 상세히 설명한다.That is, when the duty of the oscillation frequency signal output from the voltage controlled oscillator 220 is large as shown in (a) of FIG. 4, that is, when the high section is longer than the low section, the circuit of FIG. When the duty is adjusted to 50:50 and output, and the duty of the oscillation frequency signal is small as shown in (a) of FIG. 6, that is, when the high section is shorter than the low section, the oscillation frequency signal by the circuit of FIG. The duty of the output is adjusted to 50:50, which will be described in detail.

전압제어발진기(220)로부터 출력되는 발진주파수신호의 듀티가 제4도의 (a)에 도시한 바와 같이 큰 경우에는 그 발진주파수신호가 제3도의 저역통과필터(232-a)와 버퍼(233-a)를 통과하면서, 그 버퍼(233-a)의 출력전압은 제4도의 (b)와 같이 점점증가하게 된다. 따라서, 초기상태에서는 그 버퍼(233-a)의 출력전압이 낮으므로 피모스 트랜지스터( P1)는 도통되고, 엔모스트랜지스터(N1)는 오프되며, 이에따라 그 발진주파수신호가 항상 온되어있는 엔모스트랜지스터(N3)를 통해 낸드게이트(NAND1)의 일측 입력단자에 인가됨과 아울러 상기 피모스트랜지스터(P1) 및 딜레이부(231-a)를 통해 소정시간 지연되어 그 낸드게이트(NAND1)의 타측 입력단자에 인가되므로, 그 낸드게이트(NAND1) 및 인버터(I2)를 통해 출력되는 신호는 제4도의 (다)와 같이 상기 발진주파수신호의 상승에지가 지연되는 결과로 되어, 그 발진주파수신호의 듀티가 50:50으로 조절되어 출력된다.If the duty of the oscillation frequency signal output from the voltage controlled oscillator 220 is large as shown in Fig. 4A, the oscillation frequency signal is low pass filter 232-a and buffer 233- of FIG. As it passes through a), the output voltage of the buffer 233-a gradually increases as shown in FIG. Therefore, in the initial state, since the output voltage of the buffer 233-a is low, the PMOS transistor P1 is turned on, the NMOS transistor N1 is turned off, and accordingly, the NMOS that the oscillation frequency signal is always on. It is applied to one input terminal of the NAND gate through the transistor N3 and is delayed by a predetermined time through the PMOS transistor and the delay unit 231-a, and the other input terminal of the NAND gate NAND1 is delayed. Is applied to the NAND gate and the inverter I2, the rising edge of the oscillation frequency signal is delayed as shown in FIG. 4C, so that the duty of the oscillation frequency signal is The output is adjusted to 50:50.

여기서, 그 전압제어발진부(220)의 발진주파수듀티는 미리 알 수 있는 것이므로, 상기와 같이 제3도의 위상지연회로부터 출력되는 주파수신호를 위상선택부(240)에서 선택하여 출력하게 위상 선택신호(SI)를 설정시켜 놓게 되면, 상기 제3도의 위상지연회로에 의해 듀티가 조절된 주파수신호가 그 위상선택부(240)에서 선택되어 출력주파수신호(Fout)로 출력되며, 이에 따라 전압제어 발진부(220)로부터 출력되는 발진주파수신호의 듀티도 50:50으로 되어진다. 따라서, 이때 상기 버퍼(233-a)에서 출력되는 전압은 상승된 일정레벨을 유지하게 되어 피모스트랜지스터(P1)는 오프되고 엔모스트랜지스터(N1)는 온되며, 이에 따라 전압발진제어부(220)로부터 출력되는 안정된 발진주파수가 그 제3도의 위상지연회로를 그대로 통해 출력되는 결과로 된다.Here, since the oscillation frequency duty of the voltage controlled oscillator 220 is known in advance, the phase selector 240 selects and outputs the frequency signal output from the phase delay of FIG. When the SI is set, the frequency signal whose duty is adjusted by the phase delay circuit of FIG. 3 is selected by the phase selector 240 and output as an output frequency signal Fout. The duty of the oscillation frequency signal outputted from 220 is also 50:50. Therefore, at this time, the voltage output from the buffer 233-a is maintained at a constant level which is increased so that the PMOS transistor P1 is turned off and the NMOS transistor N1 is turned on, and thus the voltage oscillation control unit 220 is turned on. This results in a stable oscillation frequency outputted from the circuit through the phase delay circuit of FIG.

한편, 전압제어발진부(220)로부터 출력되는 발진주파수신호의 듀티가 제6도의 (a)에 도시한 바와같이 작은 경우에는, 그 발전주파수신호가 제5도 위상지연회로의 저역통과필터(232-b) 및 버퍼(233-b)를 통과하면서, 그 버퍼(233-b)의 출력전압은 제6도의 (b)와같이 점점 낮아지게 된다.따라서, 초기상태에서는 그 버퍼(233-b)의 출력전압이 높으므로 피모스트랜지스터(P3)는 오프되고 엔모스트랜지스터(N4)는 온되며, 이에따라 그 발진주파수신호가 항상 온되어 있는 피모스트랜지스터(P4)를 통해 노아게이트(NOR1)의 일측 입력단자에 인가됨과 아울러 상기 엔모스트랜지스터(N4) 및 딜레이부(231-b)를 통해 노아게이트(NOR1)의 타측입력단자에 인가되므로, 그 노아게이트(NOR1) 및 인버터(I2)를 통해 출력되는 신호는 제6도의 (다)와 같이 상기 발진주파수신호의 하강에지가 지연되는 결과로 되어, 그 발진주파수신호의 듀티가 50:50으로 조절출력된다. 여기서, 그 제5도의 위상지연회로로부터 출력되는 신호를 위상선택부(240)에서 선택하여 출력하게 위상선택신호(SI)를 설정시켜 놓게되면, 상기 제5도의 회로에 의해 듀티가 조절된 주파수신호가 그 위상선택부(240)에서 선택되어 출력주파수신호(Fout)로 출력되며, 이에따라 상기 전압제어발진부(220)의 발진주파수신호가 안정될 때, 상기 버퍼(233-b)에서 출력되는 전압은 하강된 일정레벨을 유지하게 되고, 엔모스트랜지스터(N4)는 오프되고 피모스트랜지스터(P3)는 온되며, 이에따라 그 안정된 발진주파수신호가 그 제5도의 위상지연회로를 그대로 통해 출력된다.On the other hand, when the duty of the oscillation frequency signal output from the voltage controlled oscillator 220 is small as shown in Fig. 6A, the generated frequency signal is low pass filter 232- of the phase delay circuit of FIG. b) and while passing through the buffer 233-b, the output voltage of the buffer 233-b is gradually lowered as shown in (b) of FIG. 6. Thus, in the initial state, the buffer 233-b is Since the output voltage is high, PMOS transistor P3 is turned off and NMOS transistor N4 is turned on. Accordingly, one side input of NOR gate NOR1 is input through PMOS transistor P4 whose oscillation frequency signal is always on. In addition to being applied to the terminal is applied to the other input terminal of the NOA gate (NOR1) through the NMOS transistor (N4) and the delay unit (231-b), it is output through the NOA gate (NOR1) and inverter (I2). The signal has a falling edge of the oscillation frequency signal as shown in FIG. Is to be opened a result, the duty ratio of the oscillation frequency control signal is output to 50:50. Here, when the phase selection signal SI is set to select and output the signal output from the phase delay circuit of FIG. 5 by the phase selecting unit 240, the frequency signal whose duty is adjusted by the circuit of FIG. Is selected by the phase selector 240 and output as an output frequency signal Fout. Accordingly, when the oscillation frequency signal of the voltage controlled oscillator 220 is stabilized, the voltage output from the buffer 233-b is The lowered constant level is maintained, and the NMOS transistor N4 is turned off and the PMOS transistor P3 is turned on, so that the stable oscillation frequency signal is output through the phase delay circuit of FIG.

상기에서 상세히 설명한 바와 같이 본 고안은, 피엘엘회로에 위상지연부를 적용하여 '하이'주파수나 '로우'주파수 양쪽 출력 주파수의 듀티사이클을 안정적 즉, 50:50의 듀티비가 되도록함으로써, 이러한 안정적인 듀티사이클이 요구되는 시스템에 유용한 효과가 있으며, 특히 고주파수가 필요한 경우에 적절한 효과가 있다.As described in detail above, the present invention provides a stable duty cycle by applying a phase delay unit to the PEL circuit so that the duty cycle of both the high and low frequency output frequencies becomes stable, that is, a 50:50 duty ratio. This is useful for systems requiring cycles, especially when high frequencies are required.

Claims

A phase detector for comparing and detecting a phase difference by receiving a reference clock and an output frequency signal, a low pass filter for low-pass filtering the output signal of the phase detector, and outputting the signal at a DC voltage, and correspondingly according to the output voltage of the low pass filter A voltage controlled oscillator for generating and outputting an oscillation frequency and an oscillation frequency signal of the voltage controlled oscillator, and the oscillation frequency signal having a large duty ratio is outputted by adjusting the frequency duty by delaying the rising edge of the oscillation frequency signal. In addition, the oscillation frequency signal having a small duty ratio is outputted by adjusting the frequency duty by delaying the falling edge of the oscillation frequency signal and outputting the frequency duty from the phase delay unit according to the phase selection signal. Select one of the two frequency signals to output the output frequency signal And that the PLL constituted by a phase selection circuit according to claim El.