KR100234729B1 - Digital dll circuit - Google Patents

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Abstract

본 발명은 미세 조정(Fine Tunning) 기능을 갖는 디엘엘(DLL) 회로의 설계기술에 관한 것으로, 록킹 타임을 거의 변화시키지 않고도 위상 록킹 타임과 트레이드 오프 관계에 있는 지터링 노이즈를 저감할 수 있도록 하기 위하여, 입력버퍼(BUF1)를 통해 공급되는 입력클럭신호(CLKR)와 피드백되는 클럭신호(CLKI)의 위상차를 검출하여 그에 따른 시프트제어신호(SHL),(SHR)를 출력하는 위상 검출부(51)와; 상기 시프트제어신호(SHL),(SHR)에 따라 인버터 체인의 탭을 조절함에 있어서, 1차적으로 비교적 지연 스텝이 큰 코스 DLL라인의 탭을 조절하여 위상을 록킹하고, 2차적으로 DLL라인에 비하여 지연 스텝이 작은 화인 DLL라인의 탭을 조절하여 클럭신호(CLK_IO)를 출력하는 위상 조정부(52)와; 상기 클럭신호(CLK_IO)의 위상을 소정시간동안 지연시켜 상기 클럭신호(CLKI)로 공급하는 위상 지연부(53)로 구성한 것이다.The present invention relates to a design technique of a DL (DLL) circuit having a fine tuning function, to reduce jitter noise in a trade-off relationship with a phase locking time with little change in the locking time. In order to detect the phase difference between the input clock signal CLKR supplied through the input buffer BUF1 and the clock signal CLKI fed back, the phase detector 51 outputs the shift control signals SHL and SHR accordingly. Wow; In adjusting the taps of the inverter chain according to the shift control signals SHL and SHR, the phases are locked by first adjusting the taps of the coarse DLL lines having a relatively large delay step, and secondly, compared to the DLL lines. A phase adjuster 52 for outputting a clock signal CLK_IO by adjusting a tap of a fine DLL line having a small delay step; The phase delay unit 53 is configured to supply the clock signal CLKI by delaying the phase of the clock signal CLK_IO for a predetermined time.

Description

디지탈 디엘엘 회로Digital DL Circuit

본 발명은 미세 조정(Fine Tunning) 기능을 갖는 디엘엘(DLL: Delay Locked Loop) 회로의 설계기술에 관한 것으로, 특히 디지탈 디엘엘의 지터링 노이즈를 저감할 수 있도록 미세 조정기능을 부여한 디지탈 디엘엘 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a design technique of a DLL (Delay Locked Loop) circuit having a fine tuning function, and in particular, a digital DL having a fine tuning function to reduce jitter noise of the digital DL. It is about a circuit.

통상적으로, 디지탈 디엘엘은 아날로그 디엘엘에 비하여 시물레이션 작업량이 적게 요구되고, 설계가 용이하며, 노이즈에 강하고 프로세스 변화(Process Variation)에 덜 민감하다는 등의 장점이 있으나, 상대적으로 록킹 타임이 오래 걸리고 지터링 노이즈가 크다는 등의 단점이 있는 것으로 알려져 있다.Typically, digital DLs have the advantages of requiring less simulation work, easier design, less noise and less process variation compared to analog DLs, but relatively long lock times and It is known to have disadvantages such as large jitter noise.

도 1은 종래기술에 의한 디지탈 디엘엘 회로의 블록도로서 이에 도시한 바와 같이, 입력버퍼(BUF1)를 통해 공급되는 입력클럭신호(CLKR)와 피드백되는 클럭신호(CLKI)의 위상차를 검출하여 그에 따른 시프트제어신호(SHL),(SHR)를 출력하는 위상 검출부(11)와; 상기 시프트제어신호(SHL),(SHR)에 따라 인버터 체인의 탭을 조절하여 위상이 조정된 클럭신호(CLK_IO)를 출력하는 위상 조정부(12)와; 상기 클럭신호(CLK_IO)의 위상을 소정시간동안 지연시켜 상기 클럭신호(CLKI)로 공급하는 위상 지연부(13)로 구성된 것으로, 이의 작용을 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.FIG. 1 is a block diagram of a digital DL circuit according to the prior art, and as shown therein, detects a phase difference between an input clock signal CLKR supplied through an input buffer BUF1 and a clock signal CLKI fed back. A phase detector 11 for outputting shift control signals SHL and SHR; A phase adjuster 12 for outputting a clock signal CLK_IO whose phase is adjusted by adjusting a tap of an inverter chain according to the shift control signals SHL and SHR; It consists of a phase delay unit 13 for delaying the phase of the clock signal CLK_IO for a predetermined time and supplying it to the clock signal CLKI. The operation thereof will be described with reference to FIGS. 2 to 4.

먼저, 도 4에서와 같이 DLL 루프가 개방된 상태에서, 입력클럭신호(CLKR)가 피드백되는 클럭신호(CLKI)의 위상검출영역(PDR)에서 벗어나 있으므로 위상 검출부(11)는 그 입력클럭신호(CLKR)가 클럭신호(CLKI)의 위상검출영역(PDR)에 들어올때까지 위상 조정부(12)의 시프트 레지스터에 시프트제어신호(SHR)를 계속 출력하고, 이에 의해 그 위상 조정부(12)에서 DLL라인의 탭이 늘어난다.First, in the state where the DLL loop is opened as shown in FIG. 4, since the input clock signal CLKR is out of the phase detection region PDR of the clock signal CLKI fed back, the phase detection unit 11 performs the input clock signal ( The shift control signal SHR is continuously output to the shift register of the phase adjusting unit 12 until CLKR enters the phase detection area PDR of the clock signal CLKI, whereby the phase adjusting unit 12 transmits the DLL line. The tab of the stretches.

이후, 상기 입력클럭신호(CLKR)가 피드백되는 클럭신호(CLKI)의 위상검출영역(PDR)에 들어오면 첫 번째 위상 매칭이 이루어질때까지 계속 DLL라인의 탭을 늘려나간다.Thereafter, when the input clock signal CLKR enters the phase detection region PDR of the clock signal CLKI fed back, the tap of the DLL line is continuously increased until the first phase matching is performed.

이렇게 하여 첫 번째 위상 매칭이 완료되면 위상 록킹 플래그가 셋트되고, DLL라인의 시프트레지스터 업데이트 클럭신호(CLKS)의 주파수가 입력클럭신호(CLKR)에 대해 소정의 분주비(예, 1/127)로 변환되면서 클럭 지터 필터인 위상 누산기(phase accumulator)가 동작하기 시작한다.In this way, when the first phase matching is completed, the phase locking flag is set, and the frequency of the shift register update clock signal CLKS of the DLL line is set to a predetermined division ratio (e.g., 1/127) with respect to the input clock signal CLKR. As it transitions, the phase accumulator, a clock jitter filter, begins to operate.

위상 록킹이 이루어진 후에도 위상 조정부(12)에서 DLL라인의 지연 스텝이 아날로그 DLL의 경우와 달리 연속적이지 않고 불연속적이므로 지터링 노이즈가 발생된다. 이와 같이, 디지탈 DLL에 존재하는 지터링 노이즈를 줄이기 위해서는 DLL라인의 지연 스텝을 줄여야 하지만 지연 스텝을 줄이는 경우 지연 단수(delay stage)가 늘어나 위상 록킹시간이 그만큼 길어지게 된다.Even after the phase locking is performed, jittering noise is generated because the delay step of the DLL line in the phase adjusting unit 12 is not continuous and discontinuous as in the case of the analog DLL. As described above, in order to reduce jittering noise present in the digital DLL, the delay step of the DLL line needs to be reduced. However, when the delay step is reduced, the delay stage increases, and the phase locking time becomes longer.

도 2는 상기 도 1에서 위상 조정부(12)에서 DLL라인의 단위 구성요소 중 하나인 탭을 갖는 인버터 체인의 회로도로서 이에 도시한 바와 같이, 입력신호(A)가 탭제어신호(Q0,Q0b),(Q1,Q1b)에 의해 하나의 지연블록(21)을 통해 출력단자(D)로 출력되거나, 다음단의 지연블록(도면에 미표시)을 순차적으로 통해 원하는 만큼 지연된 후 출력단자(D)로 출력된다.FIG. 2 is a circuit diagram of an inverter chain having a tap, which is one of the unit components of a DLL line, in the phase adjusting unit 12 in FIG. 1. As shown therein, the input signal A is a tap control signal Q0, Q0b It is output to the output terminal D through one delay block 21 by (Q1, Q1b), or is sequentially delayed as desired through the next delay block (not shown in the drawing) to the output terminal D. Is output.

도 3은 DLL라인의 단위 구성요소 중 다른 하나로서 인버터 체인의 탭을 조절하는 시프트 레지스터의 일예를 보인 것이다.Figure 3 shows an example of a shift register for adjusting the tap of the inverter chain as another one of the unit components of the DLL line.

즉, 시프트제어신호(SHR),(SHL)와 제어신호(DR),(DL)이 논리연산부(31)의 낸드게이트(ND31~ND33)를 통해 낸드조합된 후 클럭신호(CLK)에 의해 전송게이트(TR31), (TR32) 및 래치부(32),(33)를 통과하여 탭제어신호(Q),(Qb)로 출력된다.That is, the shift control signals SHR, SHL and the control signals DR and DL are NAND-combined through the NAND gates ND31 to ND33 of the logic operation unit 31 and then transmitted by the clock signal CLK. Passed through the gates TR31, TR32, and the latch portions 32, 33, it is output as tap control signals Q, Qb.

이와 같이 종래의 디지탈 디엘엘 회로에 있어서는 지터링 노이즈와 위상 록킹시간이 상반관계(trade-off)에 있어 디지탈 노이즈와 위상 록킹시간을 모두 만족시킬 수 없는 결함이 있었다.As described above, in the conventional digital DL circuit, there is a defect that the jittering noise and the phase locking time are not trade-off, so that both the digital noise and the phase locking time cannot be satisfied.

따라서, 본 발명이 이루고자하는 기술적 과제는 디엘엘 라인을 이용하여 1차적으로 위상을 록킹시키고, 미세조정(Fine Tunning) 기능을 갖는 디엘엘 라인을 이용하여 위상을 록킹하는 디지탈 디엘엘 회로를 제공함에 있다.Accordingly, a technical problem of the present invention is to provide a digital DL circuit which locks a phase primarily using a DL line, and locks the phase using a DL line having a fine tuning function. have.

도 1은 종래 기술에 의한 디지탈 디엘엘 회로의 블록도.1 is a block diagram of a digital DL circuit according to the prior art.

도 2는 도 1의 위상 조정부에서 디엘엘라인의 탭을 갖는 인버터 체인의 회로도.FIG. 2 is a circuit diagram of an inverter chain having a tab of a die line in the phase adjuster of FIG.

도 3은 도 1의 위상 조정부에서 디엘엘라인의 탭을 갖는 시프트레지스터의 회로도.3 is a circuit diagram of a shift register having a tap of a die line in the phase adjuster of FIG.

도 4는 클럭신호(CLKR),(CLKI)에서 디엘엘 위상 검출영역 설명 파형도.4 is a waveform diagram illustrating a DL phase detection region in clock signals CLKR and CLKI.

도 5는 본 발명에 의한 디지탈 디엘엘 회로의 일실시 예시 블록도.5 is an exemplary block diagram of a digital DL circuit according to the present invention;

도 6는 화인 디엘엘라인의 가장 합리적인 탭의 위치를 설명하기 위한 블록도.6 is a block diagram for explaining the position of the most reasonable tap of the fine die line.

도 7은 도 5의 위상 조정부에서 디엘엘라인의 탭을 갖는 인버터 체인의 회로도.FIG. 7 is a circuit diagram of an inverter chain having a tab of a die line in the phase adjuster of FIG. 5; FIG.

도 8은 코스 튜닝 완료후 클럭신호(CLKR),(CLKI)의 위상 관계를 보인 파형도.8 is a waveform diagram showing a phase relationship between clock signals CLKR and CLKI after completion of coarse tuning.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

51 : 위상 검출부 52 : 위상 조정부51: phase detector 52: phase adjuster

52A : 코스 위상조정부 52B : 화인 위상조정부52A: coarse phase adjuster 52B: fine phase adjuster

53 : 위상 지연부53: phase delay unit

도 5는 본 발명의 목적을 달성하기 위한 디지탈 디엘엘 회로의 일실시 예시 블록도로서 이에 도시한 바와 같이, 입력버퍼(BUF1)를 통해 공급되는 입력클럭신호(CLKR)와 피드백되는 클럭신호(CLKI)의 위상차를 검출하여 그에 따른 시프트제어신호(SHL),(SHR)를 출력하는 위상 검출부(51)와; 상기 시프트제어신호(SHL),(SHR)에 따라 인버터 체인의 탭을 조절함에 있어서, 1차적으로 비교적 지연 스텝이 큰 코스(coarse) DLL라인의 탭을 조절하여 위상을 록킹하고, 2차적으로 DLL라인에 비하여 지연 스텝이 작은 화인 DLL라인의 탭을 조절하여 클럭신호(CLK_IO)를 출력하는 위상 조정부(52)와; 상기 클럭신호(CLK_IO)의 위상을 소정시간동안 지연시켜 상기 클럭신호(CLKI)로 공급하는 위상 지연부(53)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 6 내지 도 8을 참조하여 상세히 설명하면 다음과 같다.FIG. 5 is a block diagram illustrating an example of a digital DL circuit for achieving the object of the present invention. As shown in FIG. 5, an input clock signal CLKR supplied through an input buffer BUF1 and a clock signal CLKI fed back are shown in FIG. A phase detector 51 which detects a phase difference of and outputs shift control signals SHL and SHR accordingly; In adjusting the taps of the inverter chain according to the shift control signals SHL and SHR, the phases are locked by adjusting the taps of a coarse DLL line having a relatively large delay step. A phase adjuster 52 for outputting a clock signal CLK_IO by adjusting a tap of a fine DLL line having a smaller delay step than the line; It consists of a phase delay unit 53 for delaying the phase of the clock signal CLK_IO for a predetermined time and supplying it to the clock signal CLKI. Referring to FIGS. 6 to 8 attached to the operation of the present invention configured as described above. When described in detail as follows.

위상 검출부(51)는 버퍼(BUF51)를 통해 공급되는 입력클럭신호(CLKR)와 피드백되는 클럭신호(CLKI)의 위상을 비교하여 그에 따라 위상 조정부(12)의 시프트 레지스터에 시프트제어신호(SHL),(SHR)를 출력하고, 이에 의해 그 위상 조정부(12)에서 DLL라인의 탭이 조정된다.The phase detector 51 compares the phase of the input clock signal CLKR supplied through the buffer BUF51 and the clock signal CLKI fed back and accordingly shifts the shift control signal SHL to the shift register of the phase adjuster 12. (SHR) is outputted, and the phase adjustment part 12 adjusts the tap of the DLL line.

그런데, 상기 위상 조정부(52)에서 위상을 조정함에 있어서 종래와 달리 두 단계에 걸쳐 위상을 조정하게 된다.However, in adjusting the phase in the phase adjusting unit 52, the phase is adjusted in two stages unlike in the prior art.

제1단계의 위상 조정을 코스 튜닝 록킹(Coarse Tunning Locking)이라 하며, 이는 코스 위상조정부(52A)에서 이루어진다. 제1단계에서의 위상조정은 종래의 위상조정 과정과 동일하다. 즉, 비교적 지연 스텝이 큰 코스 DLL라인의 탭을 조절하여 위상을 록킹하는 것이다.The phase adjustment of the first stage is called coarse tuning locking, which is performed by the coarse phase adjustment unit 52A. Phase adjustment in the first step is the same as the conventional phase adjustment process. In other words, the phase is locked by adjusting the tap of the course DLL line having a relatively large delay step.

제2단계의 위상 조정을 화인 튜닝 록킹(Fine Tunning Locking)이라 하며, 이는 화인 위상조정부(52B)에서 이루어진다. 제2단계에서의 위상조정은 상기 제1단계의 위상 조정이 완료된 이후에 수행되며, 이는 상기 코스 DLL라인에 비하여 지연 스텝이 작은 화인 DLL라인의 탭을 조절하여 보다 정밀하게 위상 록킹을 마무리하는 것이다.The phase adjustment of the second stage is called fine tuning locking, which is performed by the fine phase adjusting unit 52B. Phase adjustment in the second step is performed after the phase adjustment in the first step is completed, which is to finish phase locking more precisely by adjusting the tap of the fine DLL line having a smaller delay step than the coarse DLL line. .

상기 제1단계의 코스 튜닝이 이루어지기까지 화인 DLL라인의 가장 합리적인 탭의 위치를 도 6을 참조하여 계산해보면 다음과 같다.The position of the most reasonable tap of the fine DLL line until the course tuning of the first step is made is calculated with reference to FIG.

Figure kpo00001
Figure kpo00001

Figure kpo00002
Figure kpo00002

만일 DFDL= 2△로 설정하면,If you set D FDL = 2 △,

Figure kpo00003
Figure kpo00003

만일 DFDL= 3△로 설정하면,If you set D FDL = 3 △,

Figure kpo00004
Figure kpo00004

따라서, 상기 코스 위상조정부(52A)에서 코스튜닝 록킹동작이 수행되는 동안 화인 위상조정부(52B)의 화인 DLL라인의 탭 위치는 특정 위치에 고정(frozen)되고, 그 코스튜닝 록킹동작이 완료되는 순간 코스 DLL라인의 탭은 해당 위치에 고정된다. 도 8은 첫 번째 코스 튜닝 록킹이 완료된 후 입력클럭신호(CLKR)와 피드백되는 클럭신호(CLKI)의 위상관계를 보인 것이다.Therefore, while the coarse tuning operation is performed in the coarse phase adjusting unit 52A, the tap position of the fine DLL line of the fine phase adjusting unit 52B is frozen at a specific position, and the moment when the costuning locking operation is completed. The tab of the course DLL line is fixed at that location. 8 shows the phase relationship between the input clock signal CLKR and the clock signal CLKI fed back after the first course tuning locking is completed.

이와 같은 상태에서, 화인 위상조정부(52B)에서 상기 탭 위치 계산식을 근거로 화인튜닝 록킹동작이 수행되어 보다 정밀하게 위상이 록킹된다.In this state, the fine tuning locking operation is performed in the fine phase adjusting unit 52B based on the tap position calculation formula to lock the phase more precisely.

마지막으로 화인 튜닝 록킹이 수행되면, 클럭 지터 필터인 위상 누산기(phase accumulator)가 동작하기 시작하여 화인 DLL라인의 업 데이트 클럭신호(CLKFS)의 주파수가 입력클럭신호(CLKR)에 대해 주파수의 소정 비율(예, 1/127)로 변환된다.Finally, when fine tuning locking is performed, a phase accumulator, which is a clock jitter filter, starts to operate so that the frequency of the update clock signal CLKFS of the fine DLL line becomes a predetermined ratio of the frequency to the input clock signal CLKR. (Eg 1/127).

만일, 상기 화인 튜닝 록킹이 완료된 이후에 지터 범위가 커져서 화인 DLL라인의 영역을 벗어나는 경우, 화인 DLL라인의 탭 위치는 처음 상태로 복귀되고, 코스 DLL라인의 업데이트 클럭신호(CLKS)가 다시 인에이블되어 코스 튜닝 록킹동작이 재개되므로 코스 DLL라인의 탭위치가 다시 조정되고, 이후 상기 화인 튜닝 록킹동작이 재개되어 화인 DLL라인의 탭위치가 다시 조정된다.If, after the fine tuning locking is completed, the jitter range increases and leaves the area of the fine DLL line, the tap position of the fine DLL line is returned to the initial state, and the update clock signal CLKS of the coarse DLL line is enabled again. Thus, the course tuning locking operation is resumed so that the tap position of the course DLL line is adjusted again. Then, the fine tuning locking operation is resumed and the tap position of the fine DLL line is adjusted again.

도 7은 상기 도 5에서 위상 조정부(52)에서 DLL라인의 단위 구성요소 중 하나인 탭을 갖는 인버터 체인의 회로도로서 이의 전반적인 동작은 도 2와 유사하나 도 2에서 지연블록(21)의 인버터(I21),(I22)가 저항(R71),(R72)으로 교체된 것이 다른 점이다.FIG. 7 is a circuit diagram of an inverter chain having a tap, which is one of the unit components of a DLL line, in the phase adjusting unit 52 in FIG. 5, and its overall operation is similar to that of FIG. 2, but the inverter of the delay block 21 in FIG. The difference is that I21) and I22 are replaced with resistors R71 and R72.

이상에서 상세히 설명한 바와 같이, 본 발명은 위상 조정부에서 위상을 조정함에 있어서 1차적으로 비교적 지연 스텝이 큰 코스 DLL라인의 탭을 조절하여 위상을 록킹하고, 2차적으로 DLL라인에 비하여 지연 스텝이 작은 화인 DLL라인의 탭을 조절하여 보다 정밀하게 위상 록킹을 마무리함으로써 위상 록킹 타임을 거의 변화시키지 않고도 위상 록킹 타임과 트레이드 오프 관계에 있는 지터링 노이즈를 줄일 수 있는 효과가 있다.As described in detail above, the present invention locks a phase by adjusting a tap of a coarse DLL line having a relatively large delay step in the phase adjusting unit, and a second delay step is smaller than a DLL line. By adjusting the tap of the fine DLL line to finish phase locking more precisely, it is possible to reduce the jittering noise that is in trade-off relationship with the phase locking time with little change in the phase locking time.

Claims (2)

입력버퍼(BUF1)를 통해 공급되는 입력클럭신호(CLKR)와 피드백되는 클럭신호(CLKI)의 위상차를 검출하여 그에 따른 시프트제어신호(SHL),(SHR)를 출력하는 위상 검출부(51)와; 상기 시프트제어신호(SHL),(SHR)에 따라 인버터 체인의 탭을 조절함에 있어서, 1차적으로 비교적 지연 스텝이 큰 코스 DLL라인의 탭을 조절하여 위상을 록킹하고, 2차적으로 DLL라인에 비하여 지연 스텝이 작은 화인 DLL라인의 탭을 조절하여 클럭신호(CLK_IO)를 출력하는 위상 조정부(52)와; 상기 클럭신호(CLK_IO)의 위상을 소정시간동안 지연시켜 상기 클럭신호(CLKI)로 공급하는 위상 지연부(53)로 구성한 것을 특징으로 하는 디지탈 디엘엘 회로.A phase detector 51 which detects a phase difference between the input clock signal CLKR supplied through the input buffer BUF1 and the clock signal CLKI fed back, and outputs shift control signals SHL and SHR accordingly; In adjusting the taps of the inverter chain according to the shift control signals SHL and SHR, the phases are locked by first adjusting the taps of the coarse DLL lines having a relatively large delay step, and secondly, compared to the DLL lines. A phase adjuster 52 for outputting a clock signal CLK_IO by adjusting a tap of a fine DLL line having a small delay step; And a phase delay unit (53) for delaying the phase of the clock signal (CLK_IO) for a predetermined time and supplying it to the clock signal (CLKI). 제1항에 있어서, 위상 조정부(52)는 시프트제어신호(SHL),(SHR)에 따라 비교적 지연 스텝이 큰 코스 DLL라인의 탭을 조절하여 위상을 록킹하는 코스 위상조정부(52A)와; 상기 코스 위상조정부(52A)의 록킹동작이 완료된 후 상기 코스 DLL라인에 비하여 지연 스텝이 작은 화인 DLL라인의 탭을 조절하여 보다 정밀하게 위상 록킹을 마무리하는 화인 위상조정부(52B)로 구성한 것을 특징으로 하는 디지탈 디엘엘 회로.The phase adjuster (52) according to claim 1, wherein the phase adjuster (52) includes: a coarse phase adjuster (52A) for locking a phase by adjusting a tap of a coarse DLL line having a relatively large delay step according to shift control signals (SHL) and (SHR); After the locking operation of the coarse phase adjustment unit 52A is completed, the fine phase adjustment unit 52B finishes the phase locking more precisely by adjusting the tap of the fine DLL line having a smaller delay step than the coarse DLL line. Digital DL circuit.
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