CS263609B1 - Zapojení kmitočtové fázového detektoru s potlačeným pásmem necitlivosti - Google Patents
Zapojení kmitočtové fázového detektoru s potlačeným pásmem necitlivosti Download PDFInfo
- Publication number
- CS263609B1 CS263609B1 CS862465A CS246586A CS263609B1 CS 263609 B1 CS263609 B1 CS 263609B1 CS 862465 A CS862465 A CS 862465A CS 246586 A CS246586 A CS 246586A CS 263609 B1 CS263609 B1 CS 263609B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- output
- flop
- flip
- input
- gate
- Prior art date
Links
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 abstract description 7
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000004904 shortening Methods 0.000 abstract description 4
- 230000001629 suppression Effects 0.000 abstract description 3
- 230000033228 biological regulation Effects 0.000 abstract 1
- 230000000052 comparative effect Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 abstract 1
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Zapojení řeší kmitočtově-fázovou detekci
s potlačeným pásmem necitlivosti,
určeným pro číslicové kmitočtové syntezátory.
Doplněním dvou hradel a třech zpoždovacich
členů je dosaženo úplného potlačení
pásma necitlivosti a minimálního rušení
smyčky automatické fázové synchronizace
srovnávacím kmitočtem. Podstata vynálezu
je ve zpoždění sestupných hran regulačních
pulsů obou výstupních zdrojů pro regulaci
smyčky oběma směry, které kompenzuje zkracování
regulačních pulsů vlivem přenosu,
tím způsobem, že mezi přímý výstup horního
klopného obvodu a vstup horního výstupního
zdroje je zařazeno hradlo, na jehož
druhý vstup je připojen invertovaný a zpožděný
výstup dolního klopného obvodu, že
mezi přímý výstup dolního klopného obvodu
a vstup dolního výstupního zdroje je zařazeno
druhé hradlo, na jehož druhý vstup
je připojen invertovaný a zpožděný výstup
dolního klopného obvodu a návrat klopných
obvodů do klidového stavu je zpožděn třetím
zpoždovacím členem.
Description
Vynález se týká zapojení kmitočtově-fázového detektoru s potlačeným pásmem necitlivosti, které je určeno pro číslicové syntezátory kmitočtu.
t V číslicových syntezátorech kmitočtu se dnes běžně používá kmitočtově-fázových detektorů, které jsou řešeny tak, že při stejné fázi srovnávaných kmitočtů nejsou na výstupu lineární části regulační pulsy (vysokoimpedančni stav). Není-li fáze srovnávaných kmitočtů stejná, vyznikají na výstupu detektoru regulační pulsy, jejichž délka je úměrná rozdílu fází. Tyto pulsy vyjadřují bud stav sepnutí na vyšší nebo nižší ladicí napětí (respektive přívod nebo odvod ladicího proudu) podle znaménka rozdílu fázi tak, aby detektor měl lineární přenos, zejména v okolí nulového rozdílu fází. Vlivem neideálního přenosu v lineární nebo číslicové části detektoru, kde dochází ke zkreslení, zkracování a potlačení velmi krátkých pulsů, má regulátor v okolí nulového rozdílu fází pásmo necitlivosti, šířka pásma necitlivosti závisí na použité technologii výroby prvků fázového detektoru. Necitlivost regulátoru způsobuje kmitočtovou nestabilitu výstupního napětí smyčky automatické fázové regulace a její nevhodnost pro zařízení s kmitočtovou modulaci referenčního srovnávacího signálu. Dále pásmo necitlivosti způsobuje zpomalení regulačního pochodu těsně před zasynchronizováním a vznik parazitní fázové modulace, je-li napětově řízený oscilátor ovlivňován periodickými vlivy. Vliv pásma necitlivosti detektoru se odstraňuje těmito způsoby:
a) Posuvem zasynohronizovaného stavu mimo pásmo necitlivosti zavedením stálé regulační odchylky pomocí periodického přesně definovaného pulsu, přiváděného do lineární části fázového detektoru. Takto je to řešeno v práci Breezeho A design technique for digital PLL synthetizers IEEE Transaótion on Consumer Electronics, 1978.
b) Zařazením zpožďovacího členu do číslicové části detektoru, které vede k prodlouženi regulačních pulsů u obou výstupních zdrojů současně. Tímto způsobem je odstraňováno pásmo necitlivosti ve vynálezu AO 216 986, autora ing. Němce Alexeje, přihlášeného k ochraně dne 22. 2. 1980.
Oba způsoby mají nevýhodu v tom, že na výstupu výstupních zdrojů není vysokoimpedančni stav a vznikají regulační pulsy i v zasychnronizovaném stáleném stavu a tím vzniká nežádoucí rušení smyčky automatické fázové synchronizace srovnávacím kmitočtem.
Tuto nevýhodu nemá zapojení kmitočtově-fázového detektoru podle vynálezu, jehož podstatou je, že mezi přímý výstup horního klopného obvodu a vstup horního výstupního zdroje je zařazeno druhé hradlo, na jehož druhý vstup je přes druhý zpoždovací člen připojen invertovaný výstup dolního klopného obvodu, mezi přímý výstup dolního klopného obvodu a vstup dolního výstupního zdroje je zařazeno třetí hradlo, na jehož druhý vstup je přes třetí zpožďovací člen připojen invertovaný výstup horního klopného obvodu a mezi výstup hradla a paralelně spojené druhé vstupy horního a dolního klopného obvodu je zařazen první zpoždovací člen.
Výhodou zapojení kmitočtově-fázového detektoru podle vynálezu je, že zpoždovací členy způsobují prodloužení regulačních pnlsů, které kompenzuje jejich zkracování v číslicové a lineární části kmitočtově-fázového detektoru vlivem neideálního přenosu. Smyčka automatické fázové synchronizace 8 kmitočtově-fázovým detektorem podle vynálezu proto nemá pásmo necitlivosti a vykazuje spojitou regulaci i pro nulové rozdíly fáze srovnávaných kmitočtů. V zasynchronizovaném ustáleném stavu má. minimální obsah rušivých složek srovnávaných kmitočtů. Ideálního stavu lze dosáhnout volbou velikosti zpoždění druhého a třetího zpožďovacího členu byl roven pásmu necitlivosti detektoru bez těchto zpožďovacích členů. Je-li tento součet větší než pásmo necitlivosti nastává překompenzování, kdy vzrůstá rušení srovnávacím kmitočtem ale pásmo necitlivosti již zůstává nulové.
Na připojených výkresech je znázorněno zapojení a funkce kmitočtově-fázového detektoru podle vynálezu, kde na obr. 1 je blokové schéma zapojení kmitočtově-fázového detektoru podle vynálezu, na bbr. 2 je znázorněn přenos detektoru při ideálním stavu, na obr. 3 je znázorněn přenos překompenzovaného detektoru a na obr. 4 jsou uvedeny průběhy na jednotlivých výstupech bloků kmitočtově-fázového detektoru podle vynálezu.
Vstupní svorka 01 kmitočtu fl je spojena se synchronním nastavovacím vstupem 11 horního klopného obvodu 2 a vstupní svorka 02 kmitočtu f2 je spojena se synchronním nastavovacím vstupem 21 dolního klopného obvodu 2· Přímý výstup 12 horního klopného obvodu .1 je přímo propojen s prvním vstupem 51 druhého hradla .5. Invertovaný výstup 13 horního klopného obvodu 2 je přes třetí zpoždovací člen T. propojen s druhým vstupem 62 třetího hradla j5. Přímý výstup dolního klopného obvodu 2 je přímo propojen s prvním vstupem 61 třetího hradla 2/ invertovaný výstup 23 dolního klopného obvodu 2 je přes druhý zpoždovací člen 2 propojen s druhým vstupem 52 druhého hradla J5· Výstup 93 druhého hradla 5_ je spojen s horním výstupním zdrojem 2, výstup 103 třetího hradla j6 je spojen s dolním výstupním zdrojem lj). Výstupy obou výstupních zdrojů 9 a 10 jsou spolu spojeny a připojeny na výstupní filtr 11. Přímý výstup 12 horního klopného obvodu 2 je dále připojen na první vstup 31 hradla _3 a přímý výstup 22 dolního klopného obvodu 2 je připojen na druhý vstup 32 hradla 2» jehož výstup 33 je přes první zpoždovací člen ý spojen s druhými vstupy 14 a 24 pro asynchronní návrat do klidového stavu horního klopného obvodu _1 a dolního klopného obvodu 2. Uvedené prvky mohou být libovolného typu, ale musí vytvářet logickou funkci součinu přímých výstupů 12 a 22 horního a dolního klopného obvodu 1 a 2 v pracovním stavu. Zpoždovací členy 2, 7_, 2 mohou být rovněž libovolného provedení, ale nesmí logický signál invertovat.
Funkce kmitočtově-fázového detektoru podle vynálezu je nejlépe patrna z obr. 4; klopné obvody JL a 2_ mají synchronní nastavovací vstupy 11 a 21, druhé vstupy 14 a 24 pro asynchronní návrat do klidového stavu, přímé výstupy 12 a 22 a invertované výstupy 13 a 23. Nástupními hranami vstupních pulsů přiváděných na synchronní nastavovací vstupy 11 a 21 horního a dolního klopného obvodu 2 ε 2 jsou uváděny do pracovního stavu horní a dolní klopný obvod 1^ a 2. První zpoždovací člen ý zpozdí okamgik návratu horního a dolního klopného obvodu 1 a 2 do klidového stavu o dobu tl. Druhý zpoždovací člen 2 způsobí zpoždění invertovaného výstupu dolního klopného obvodu 2 a tím zpoždění sestupné hrany a prodloužení regulačního pulsu na výstupu 93 druhého hradla 5 o dobu t2. Třetí zpoždovací člen J7 způsobí obdobně prodloužení regulačního pulsu na výstupu 103 třetího hradla 2 o dobu t3. Toto prodloužení regulačních pulsů kompenzuje jejich zkracování vlivem nedokonalého přenosu v ostatních blocích kmitočtově-fázového detektoru. Horní a dolní klopný obvod 1 a 2_ nemusí mít ideální vlastnosti, to jest nulové zpoždění mezi přímými 12, 22 a invertovanými výstupy 13, 23. v konkrétním provedení je naopak výhodné, aby invertovaný výstup 13 horního klopného obvodu 2 byl vůči přímému výstupu 12 horního klopného obvodu 2 zpožděn právě o dobu t3 a aby invertovaný výstup 23 dolního klopného obvodu 2 byl vůči přímému výstupu 22 dolního klopného obvodu 2 zpožděn o dobu t2. Pak klopné obvody 2 a 2 zahrnují i zpoždovací členy 2 a 8. a zapojení má minimální počet součástek.
Claims (1)
- předmEt vynálezuZapojení kmitočtově-fázového detektoru s potlačeným pásmem necitlivosti, tvořeného horním a dolním klopným obvodem s přímým a invertovaným výstupem, s pracovním a klidovým stavem, se synchronním nastavovacím vstupem a druhým vstupem pro asynchronní návrat do klidového stavu, k jejichž přímým výstupům je připojeno hradlo pro asynchronní návrat do klidového stavu, dolním a horním výstupním zdrojem a výstupním filtrem, vyznačené tím, že mezi přímý výstup (12) horního klopného obvodu (1) a vstup (93) horního výstupního zdroje (9) je zařazeno druhé hradlo (5), na jehož druhý vstup (52) je přes druhý zpoždovací člen (8) připojen invertovaný výstup (23) dolního klopného obvodu (2), mezi přímý výstup (22) dolního klopného obvodu (2) a vstup (103) dolního výstupního zdroje (10) je zařazeno třetí hradlo (6), na jehož druhý vstup (62) je přes třetí zpoždovací člen (7) připojen invertovaný výstup (13) horního klopného obvodu (1) a mezi výstup (33) hradla (3) a paralelně spojené druhé vstupy (14 a 24) horního a dolního klopného obvodu (1 a 2) je zařazen první zpoždovací člen
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS862465A CS263609B1 (cs) | 1986-04-05 | 1986-04-05 | Zapojení kmitočtové fázového detektoru s potlačeným pásmem necitlivosti |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS862465A CS263609B1 (cs) | 1986-04-05 | 1986-04-05 | Zapojení kmitočtové fázového detektoru s potlačeným pásmem necitlivosti |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS246586A1 CS246586A1 (en) | 1988-09-16 |
| CS263609B1 true CS263609B1 (cs) | 1989-04-14 |
Family
ID=5361879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS862465A CS263609B1 (cs) | 1986-04-05 | 1986-04-05 | Zapojení kmitočtové fázového detektoru s potlačeným pásmem necitlivosti |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS263609B1 (cs) |
-
1986
- 1986-04-05 CS CS862465A patent/CS263609B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS246586A1 (en) | 1988-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5548235A (en) | Phase-locked loop and resulting frequency multiplier | |
| KR100527397B1 (ko) | 반도체메모리 장치에서 작은 지터를 갖는 지연고정루프 | |
| CA2105106C (en) | Phase-offset cancellation technique for reducing low frequency jitter | |
| KR100192832B1 (ko) | 반도체집적회로 | |
| AU565107B2 (en) | Variable delay phase lock loop | |
| KR950016009A (ko) | 지연-로크-루프 기반 클럭 신서사이저 | |
| US4574243A (en) | Multiple frequency digital phase locked loop | |
| EP0493001A3 (en) | A clock buffer with adjustable delay and fixed duty cycle output | |
| KR900007189A (ko) | 논리 집적회로 | |
| KR870011522A (ko) | 클럭 제어 회로 | |
| JPS57164620A (en) | Phase comparator | |
| CS263609B1 (cs) | Zapojení kmitočtové fázového detektoru s potlačeným pásmem necitlivosti | |
| KR100243903B1 (ko) | 반도체 소자의 내부클럭 발생장치 | |
| JPH02252316A (ja) | ジッタシミュレーション機能付きｐｌｌ回路 | |
| KR0137929Y1 (ko) | 피엘엘 회로 | |
| JPS6342522A (ja) | 位相同期ル−プ回路 | |
| KR930003564A (ko) | 위상동기 루프를 구비한 장치 | |
| KR930004859B1 (ko) | 위상 고정 루프 회로의 위상 검출장치 | |
| JPS57152234A (en) | Large-scale integrated circuit for pll tuning | |
| TW344170B (en) | High frequency fully digital phase locked loop | |
| JPS57136823A (en) | Phase synchronous oscillation circuit | |
| EP0300656A2 (en) | Temperature compensated delay line | |
| KR950030490A (ko) | 위상조정회로 | |
| KR19990041251U (ko) | 고속 클럭 발진기 | |
| JPH0588568B2 (cs) |