CS260888B1

CS260888B1 - Connection of IMS-2 interface circuits

Info

Publication number: CS260888B1
Application number: CS867169A
Authority: CS
Inventors: Jan Kucera; Jaroslav Bernasek
Original assignee: Jan Kucera; Jaroslav Bernasek
Priority date: 1986-10-03
Filing date: 1986-10-03
Publication date: 1989-01-12
Also published as: CS716986A1

Abstract

Zapojeni řeší jednoduchou realizaci stykového systému IMS-2 pro libovolný přístroj řízený mikropočítačem. Podstata zapojení spočívá v použití programovatelného obvodu paralelních vstupů a výstupů a přídavných log. obvodů sestavených tak, aby výsledné zapojéní odpovídalo všem požadavkům normy OSN 35 6522 a technické řešení s použitými obvody bylo co nejjednodušší. Řešení může být využito v libovolném elektronickém přístroji, řízeném mikropočítačem, u kterého je třeba realizovat stykový systém IMS-2 ve funkci mluvčího či posluchače.The connection solves the simple implementation of the IMS-2 contact system for any device controlled by a microcomputer. The essence of the connection lies in the use of a programmable circuit of parallel inputs and outputs and additional logic circuits assembled in such a way that the resulting connection meets all the requirements of the UN standard 35 6522 and the technical solution with the circuits used is as simple as possible. The solution can be used in any electronic device controlled by a microcomputer, in which it is necessary to implement the IMS-2 contact system in the function of a speaker or listener.

Description

Vynález se týká zapojení stykových obvodů systému IMS-2, kterým se řeší zapojení přídavné logické sítě k programovatelnému obvodu paralelních vstupů a výstupů.The invention relates to the connection of the IMS-2 interface circuits, which solve the connection of an additional logical network to a programmable parallel input and output circuit.

Dosud známá zapojení je možné charakterizovat buď nadměrně velkým programovým vybavením, nebo složitým hardwarovým řešením s podstatně vyšší spotřebou elektrické energie. Známá zapojení využívající rovněž programovatelný obvod paralelních vstupů a výstupů a obvody přídavné logiky nevyhovují normě ČSN 35 6522 z hlediska dodržení časového limitu odezvy na signál ATN, případně z hlediska nastavení správných počátečních podmínek.The hitherto known connections can be characterized either by excessive software or by a complex hardware solution with significantly higher power consumption. Known circuits using also a programmable parallel I / O circuit and additional logic circuits do not comply with ČSN 35 6522 in terms of adherence to the ATN signal response time limit, or in terms of setting the correct initial conditions.

Uvedené nedostatky odstraňuje zapojení podle vynálezu, jehož podstata spočívá v tom, že programovatelný obvod má datové vstupy z první brány připojeny přes budič datové sběrnice na V/V konektor, který je spojen přes hradlový obvod zpět na první bránu, jež je ošetřena sběrnicovými odpory spojenými přes diody se spínači, přičemž výstup prvního bitu druhé brány programovatelného obvodu je připojen na budič signálu, výstup druhého bitu je připojen na jeden vstup budiče signálu, jehož výstup je přiveden na přizpůsobovací odpory a druhý vstup budiče signálu je připojen na výstupe-invertoru budiče datové sběrnice, na vstup prvního třívstupového hradla a k budiči datové sběrnice, výstup třetího bitu je přes invertor signálu připojen na vstup šestého dvouvstupého hradla, jehož výstup je připojen na vstup třetího dvouvstupého hradla, jehož výstup je přiveden na hradlový obvod a na vstup invertoru budiče datové sběrnice, přičemž druhý vstup třetího dvouvstupého hradla je připojen na výstup Invertoru výběrového signálu adresy a na spínače, když vstup invertoru výběrového signálu adresy je připojen na výstup osmého bitu a výstup čtvrtého bitu je přes invertor signálu připojen na vstup devátého dvouvstupého hradla, jehož druhý vstup je stejně jako druhý vstup šestého dvouvstupého hradla připojen na výstup čtvrtého dvouvstupého hradla, jehož jeden vstup je připojen na sledovač signálu a druhý vstup je spojen s výstupem prvního RS klopného obvodu, tvořeného dvěma dvouvstupými hradly, jehož jeden vstup je spojen přes první tvarovač s výstupem dvanáctého dvouvstupého hradla, jehož jeden vstup je spojen s přizpůsobovacími odpory a druhý vstup s výstupem signálu zapnutí zdrojů, který je tvořen čtvrtým odporem, pátým odporem a elektrolytickým kondenzátorem a je současně přiveden na vstup třetího třívstupého hradla a přes invertor signálu zapnutí sítě na vstup programovatelného obvodu, přičemž druhý vstup prvního RS klopného obvodu je spojen s výstupem pátého bitu a současně druhý výstup prvního RS klopného obvodu je spojen s výstupem třetího bitu třetí brány a výstup šestého bitu druhé brány je připojen na vstup druhého RS klopného obvodu, tvořeného dvěma dvouvstupými hradly, jehož výstup je spojen s výstupem druhého bitu třetí brány a jeho druhý vstup je spojen přes druhý tvarovač s přizpůsobovacími odpory a výstup sedmého bitu druhé brány je spojen se vstupem jedenáctého dvouvstupého hradla, na jehož druhý vstup je připojen k výstupu sledovače signálu, stejně jako na vstup desátého dvouvstupého hradla, vstup čtvrtého dvouvstupého hradla a z výstupu prvního bitu třetí brány, výstup signálu přivedený z V/V konektoru přes přizpůsobovací odpory a výstup jedenáctého dvouvstupého hradla je přiveden na vstup třetího třívstupého hradla, jehož třetí vstup je přes invertor negovaného signálu a invertor signálu připojen k přizpůsobovacím odporům z V/V konektoru a výstup třetího třívstupého hradla vede na jeden vstup budiče signálu, jehož výstup je připojen na přizpůsobovací odpory, dále je přiveden na vstup prvního třívstupého hradla, na jehož další vstup je přes invertor signálu připojen k výstupu osmého bitu a jehož výstup je připojen na vstup třetího RS klopného obvodu, tvořeného pátým dvouvstupým hradlem a druhým třívstupým hradlem, a zapojeného tak, že výstup druhého třívstupého hradla je spojen s výstupem sedmého bitu a vstupy jsou připojeny jednak na výstup invertoru signálu a jednak na výstup signálu zapnutí zdrojů a současně druhý výstup třetího RS klopného obvodu je připojen na vstupy budiče signálu, jednak přímo a jednak přes druhý integrační článek tvořený šestým odporem a třetím kondenzátorem, a výstup budiče signálu je současně přiveden přes invertor signálu a tvarovač signálu na jeden vstup sedmého dvouvstupého hradla a druhý odpor, jehož druhý konec je přiveden na výstup sedmého dvouvstupého hradla, který přes první integrační článek je spojen se vstupem osmého dvouvstupého hradla, a dále je konec druhého odporu připojen přes derivační článek a invertor signálu na výstup pátého bitu a druhý vstup sedmého dvouvstupého hradla je stejně jako jeden vstup budiče signálu připojen k výstupu desátého dvouvstupého hradla, jehož druhý vstup je připojen k výstupu devátého dvouvstupého hradla, výstup čtvrtého bitu je spojen s konektorem mikropočítače, výstup šestého (bitu je přes invertor signálu připojen na druhý vstup osmého dvouvstupého hradla, jehož výstup je spojen s druhým vstupem budiče signálu jehož výstup je přiveden jednak na vstup invertoru signálu a jednak přes přizpůsobovací odpory na V/V konektor.The above-mentioned drawbacks are eliminated by the circuit according to the invention, characterized in that the programmable circuit has data inputs from the first gate connected via a data bus driver to an I / O connector which is connected via a gate circuit back to the first gate which is treated with bus resistors via diodes with switches, wherein the output of the first bit of the second gate of the programmable circuit is connected to the signal driver, the output of the second bit is connected to one input of the driver, the output of which is connected to the resistors bus, to the input of the first three-input gate and to the data bus driver, the output of the third bit is connected via the signal inverter to the input of the sixth two-input gate whose output is connected to the input of the third two-input gate. the second input of the third two-gate input is connected to the address selection inverter output and to the switches when the address selection inverter input is connected to the eighth bit output and the fourth bit output is connected to the ninth two-input gate input via the signal inverter the input is, like the second input of the sixth input gate connected to the output of the fourth input gate whose one input is connected to the signal follower and the other input is connected to the output of the first RS flip-flop the output of the twelfth two-input gate, one input of which is connected to the resistors and the other input of the power-on signal output consisting of the fourth resistor, the fifth resistor and the electrolytic capacitor, and simultaneously connected to the third three-input input gate and via the power on signal inverter to the programmable circuit input, wherein the second input of the first flip-flop RS is coupled to the fifth bit output and the second output of the first flip-flop RS is coupled to the third bit output of the third gate; the input of the second RS of two flip-flops, the output of which is connected to the output of the second bit of the third gate and its second input is connected through the second former to the matching resistors, and the output of the seventh bit of the second gate is connected to the input of the eleventh two-input gate the input is connected to the output of the signal watcher as well as the input of the tenth two-input gate, the input of the fourth two-input gate and the output of the first bit of the third gate, the output of the I / O connector via matching resistors and the output of the eleventh two-input gate step of the third three-input gate, the third input of which is connected through the negated signal inverter and the signal inverter to the matching resistors of the I / O connector and the output of the third three-input gate leads to one input of the signal driver. a first three-input gate, the other input of which is connected to the eight-bit output via a signal inverter and whose output is connected to the input of a third RS flip-flop consisting of a fifth two-input gate and a second three-input gate, the output of the seventh bit and the inputs are connected both to the output of the signal inverter and to the output of the power-on signal and the second output of the third RS flip-flop is connected to the inputs of the signal driver. a capacitor, and the output of the signal driver is simultaneously fed via a signal inverter and a signal former to one input of a seventh two-input gate and a second resistor, the other end of which is connected to an output of the seventh two-input gate. and further, the end of the second resistor is connected via a derivative cell and a signal inverter to the output of the fifth bit, and a second input of the seventh two-input gate is connected to the output of the tenth two-input gate. bit is connected to the microcomputer connector, output of the sixth (bit is connected via the signal inverter to the second input of the eighth two-input gate, whose output is connected to the second signal driver input whose output is connected to the signal inverter input and resistors on the I / O connector.

Výhodou zapojení podle vynálezu je jednoduchost zapojení přídavných logických obvodů, které pro svoji činnost využívají korespondenční signály programovatelného obvodu paralelních vstupů a výstupů tak, aby byly dodrženy všechny požadavky nor266888 my ČSN 35 6522. Celé zapojení může být realizované na desce plošných spojů minimálních rozměrů.The advantage of the connection according to the invention is the simplicity of connection of additional logic circuits which use for their operation correspondence signals of the programmable circuit of parallel inputs and outputs so that all requirements of nor266888 my ČSN 35 6522 are met. The whole connection can be realized on printed circuit board of minimal dimensions.

Na připojeném obrázku je nakresleno v příkladném provedení zapojení stykového obvodu systému IMS-2.The attached figure shows, in an exemplary embodiment, the connection circuit of the IMS-2 system.

Základním obvodem uvedeného zapojení je programovatelný obvod 1 paralelních vstupů a výstupů, který je s řídicím mikropočítačem spojen jednak přes datové vstupy/výstupy, a jednak přes potřebné řídicí signály. Výstup dat z brány A programovatelného obvodu 1 je veden přes budič datové sběrnice 2 na výstupní konektor. Vstupní data jsou naopak přiváděna z konektoru přes hradlový obvod 3, jehož hradlovací vstupy jsou spojeny s výstupem třetího dvouvslupého hradla 16, opět na bránu A programovatelného obvodu 1. Otevřené kolektory hradlového obvodu 3 jsou ošetřeny sběrnicovými odpory 42. Na port A jsou rovněž připojeny přes diody 4 spínače Sl až S6. Bit BO je připojen na budič 5 signálu SROS, jehož výstup je přes přizpůsobovací odpory 43 přiveden na výstupní konektor; bit Bl je připojen na budič 6 signálu EO1 jehož výstup je rovněž přiveden přes přizpůsobovací odpory 43 na výstupní konektor a bit B2 je přiveden přes invertor 7 signálu MTA na šesté dvouvstupé hradlo 25, jehož výstup je spojen přes třetí dvouvstupé hradlo 16 a invertor budiče datové sběrnice 26 s budičem datové sběrnice 2 se vstupem prvního třívstupého hradla 20 a s budičem 6 signálu. Bit B3 je přiveden na invertor signálu MLA 8, jehož výstup je spojen se vstupem hradla 34. Bit B4 je připojen na vstup prvního RS klopného obvodu, tvořeného třináctým dvouvstupým hradlem 9 a čtrnáctým dvouvstupým hradlem 10. Výstup třináctého dvouvstupého hradla 9 je přiveden na vstup čtvrtého dvouvstupého hradla 18, na jehož druhý vstup je přes sledovač 17 signálu ATN přiveden signál ATN. Výstup čtvrtého dvouvstupého hradla 18 je přiveden na vstup šestého dvouvstupého hradla 25 a vstup devátého dvouvstupého hradla 34. Bit B5 je spojen se vstupem druhého RS klopného obvodu, tvořený prvním dvouvstupým hradlem 12 a druhým dvouvstupým hradlem 13, přičemž druhý ŘS klopný obvod je nastavován signálem REN, který je přiveden přes druhý tvarovač 14 a přes přizpůsobovací odpory 43 z výstupního konektoru. Výstup druhého RS klopného obvodu je přiveden na bit Cl programovatelného obvodu 1. Bit B6 je přiveden na jedenácté dvouvstupé hradlo 39, na jehož druhý vstup je přes sledovač 17 signálu ATN přiveden signál ATN. Výstup jedenáctého dvouvstupého hradla 39 je přiveden na vstup třetího třívstupého hradla 37, na jehož další dva vstupy jsou připojeny signál DAV přes invertor 30 signálu DAV a invertor negovaného signálu DAV 40 a společný bod pátého odporu R5 a čtvrtého odporu R4 a elektrolytického kondenzátorůThe basic circuit of this circuit is a programmable parallel input and output circuit 1, which is connected to the control microcomputer both via data inputs / outputs and through the necessary control signals. Data output from gate A of programmable circuit 1 is routed via data bus driver 2 to an output connector. The input data, on the other hand, are fed from the connector via the gate circuit 3, whose gating inputs are connected to the output of the third double-haired gate 16, again to the gate A of the programmable circuit 1. The open gate circuits 3 are treated with bus resistors 42. diodes 4 of switches S1 to S6. The BO bit is connected to an SROS signal driver 5, the output of which is coupled to the output connector via the matching resistors 43; bit B1 is connected to the driver 6 of the signal EO1 whose output is also applied via the matching resistors 43 to the output connector and bit B2 is connected via the inverter 7 of the MTA signal to the sixth two-gate gate 25 whose output is connected via the third two-gate gate 16 and the inverter a bus 26 with a data bus driver 2 with a first three-input gate 20 input and a signal driver 6. Bit B3 is applied to the MLA 8 signal inverter, the output of which is coupled to gate input 34. Bit B4 is connected to the input of the first RS flip-flop, consisting of the thirteenth two-input gate 9 and the fourteenth two-input gate 10. a fourth two-input gate 18, the second input of which is coupled via an ATN signal tracker 17 with an ATN signal. The output of the fourth double gate 18 is connected to the input of the six double gate 25 and the input of the ninth double gate 34. Bit B5 is coupled to the second RS flip-flop input, formed by the first double gate 12 and the second double gate 13, REN, which is fed through the second former 14 and through the resistors 43 from the output connector. The output of the second RS flip-flop is applied to the bit C1 of the programmable circuit 1. Bit B6 is applied to the eleventh two-input gate 39, the second input of which is coupled via the ATN signal watcher 17 with an ATN signal. The output of the eleventh two-input gate 39 is applied to the input of the third three-input gate 37, the other two inputs of which are coupled to the DAV signal through the DAV signal inverter 30 and the DAV negated signal inverter 40 and common point of the fifth resistor R5 and the fourth resistor R4.

C4. Výstup třetího třívstupého hradla 37 je přiveden na vstup budiče 36 signálu NRFD, jehož výstup je spojen jednak se vstupem prvního třívstupého hradla 20, jednak přes přizpůsobovací odpory 43 s výstupním konektorem. Bit B7 je spojen přes invertor výběrového signálu adresy 15 na vstup třetího dvouvstupého hradla 16 a společný bod spínačů Sl až S6. Na bit CO programovatelného obvodu 1 je přes sledovač signálu ATN 17 přiveden signál ATN. Na vstup sledovače signálu ATN 17 vede signál ATN přes přizpůsobovací odpory 43 z výstupního konektoru. Bit Cl je spojen s výstupem druhého dvouvstupého hradla 13. Bit C2 je připojen na výstup čtrnáctého dvouvstupého hradla 10, jehož vstup je přes první tvarovač 11 připojen na výstup dvanáctého dvouvstupého hradla 41, jehož jeden vstup je spojen se společným bodem pátého odporu R5 a čtvrtého odporu R4 a elektrolytického kondenzátorů C4 a současně je spojen se vstupem invertoru signálu zapnutí sítě 38, vstupem třetího třívstupého hradla 37 a vstupem druhého třívstupého hradla 22 a druhý vstup je přiveden přes přizpůsobovací odpory 43 na konektor — signál IFC. Výstup invertoru signálu zapnutí sítě 38 je přiveden na nastavovací vstup programovatelného obvodu 1. Bit C3 je přiveden na konektor pro spojení s mikropočítačem. Na bit C4 je přiveden výstup invertoru 27 signálu STB, jehož vstup je přes derivační článek, tvořený prvním kondenzátorem Cl a prvním odporem Rl připojen jednak na výstup sedmého dvouvstupého hradla 28, jednak přes druhý odpor R2 na vstup sedmého dvouvstupého hradla 28 a na tvarovač 29 signálu DAV, jehož vstup je spojen s výstupem invertoru 30 signálu DAV. Vstup invertoru 30 signálu DAV je spojen jednak s výstupem budiče signálu DAV, a jednak přes přizpůsobovací odpory 43 s výstupním konektorem. Výstup sedmého dvouvstupého hradla 28 je přes první integrační článek, tvořený třetím odporem R3 a druhým kondenzátorem C2, přiveden na vstup osmého dvouvstupého hradla 32, na jehož druhý vstup je přes invertor 31 signálu IBF připojen bit C5 programovatelného obvodu 1. Výstup osmého dvouvstupého hradla 32 je přiveden na vstup budiče signálu NDAC 33, jehož výstup je přiveden jednak na vstup invertoru signálu NDAC, jednak přes přizpůsobovací odpory 43 na výstupní konektor — signál NDAC. Druhý vstup budiče signálu NDAC 33 je stejně jako druhý vstup budiče signálu NRFD 36 a druhý vstup sedmého dvouvstupého hradla 28 připojen na výstup desátého dvouvstupého hradla 35, jehož první vstup je spojen s výstupem devátého dvouvstupého hradla 34 a druhý vstup s výstupem sledovače 17 signálu ATN. Bit C8 programovatelného obvodu 1 je připojen na výstup druhého třívstupého hradla 22, které spolu s pátým dvouvstupým hradlem 21 tvoří klopný obvod, jehož delší výstup — výstup pátého dvouvstupého hradla 21, je připojen na budič 23 signálu DAV jednak přímo, jednak přes druhý integrační článek, tvořený šestým odporem R6 a třetím kondenzátorem C3. Jeden vstup druhého třívstupého hradla 22 je spojen s výstupem invertoru 24 signálu NDAC, druhý vstup drukého třívstupého bradla 22 je spojen se společným bodem čtvrtého odporu R4 a pátého odporu R3 a elektrolytického kondenzátoru C4 a třetí vstup druhého třívstupého hradla 22 je spojen s výstupem pátého dvouvstupého hradla 21, jehož druhý vstup je spojen s výstupem prvního třívstupého hradla 20, jehož jeden vstup je spojen s výstupem budiče signálu NRFD 36, druhý s výstupem invertoru budiče datové sběrnice 26 a třetí vstup je spojen s výstupem invertoru 19 signálu DBF, jehož vstup je připojen na bit C7 programovatelného obvodu 1. Programovatelný obvod 1 paralelních vstupů a výstupů pracuje v popisovaném zapojení v módu 2. Obousměrná brána A je využívána jak pro výstup přes budič datové sběrnice 2, tak i pro vstup dat přes hradlový obvod 3. Po nastavení log. úrovně H na bitu B7 lze z brány A sejmout do mikropočítače nastavenou adresu stykového systému a režim ton. Brána B je využívána ve funkci výstupní brány jednak pro řízení jednotlivých signálů řídicí sběrnice, jednak pro spolupráci při realizaci stykových funkcí T, L, RL. Okamžitou reakci na signálu IFC a REŇ zajišťují první RS klopný obvod a druhý RS klopný obvod. Reakce na signál ATN je zajišťována hardwarově čtvrtým dvouvstupým hradlem 13. Spodní tři bity brány C jsou naprogramovány ve vstupním módu, ostatní bity této brány představují korespondenční signály programovatelného obvodu 1 a jsou využity při realizaci základních stykových funkcí SI1 a AH.C4. The output of the third three-input gate 37 is connected to the input of the NRFD signal exciter 36, the output of which is connected both to the input of the first three-input gate 20 and through the matching resistors 43 to the output connector. Bit B7 is coupled via the address signal selection inverter 15 to the input of the third two-input gate 16 and the common switch point S1 to S6. An ATN signal is applied to the CO bit of the programmable circuit 1 via the signal monitor ATN 17. An ATN signal is routed to the input of the ATN signal watcher 17 via the matching resistors 43 from the output connector. Bit C1 is connected to the output of the second two-input gate 13. Bit C2 is connected to the output of the fourteenth two-input gate 10, the input of which is connected via the first former 11 to the output of the twelfth two-input gate 41. the resistor R4 and the electrolytic capacitors C4 and at the same time it is connected to the inverter input of the on-line signal 38, the input of the third three-input gate 37 and the input of the second three-input gate 22 and the second input is fed via the matching resistors 43 to the IFC signal. The output of the power on signal inverter 38 is applied to the setting input of the programmable circuit 1. Bit C3 is applied to the connector for connection to the microcomputer. The output of the inverter 27 of the STB signal is applied to bit C4, the input of which is connected via a differentiating cell formed by the first capacitor C1 and the first resistor R1 to the output of the seventh two-input gate 28. the DAV signal, the input of which is coupled to the output of the DAV signal inverter 30. The input of the DAV signal inverter 30 is connected both to the output of the DAV signal driver and to the output connector via the matching resistors 43. The output of the seventh two-input gate 28 is connected to the input of the eighth two-input gate 32 via a first integrating element consisting of the third resistor R3 and the second capacitor C2, the second input of which is connected via the inverter 31 of the IBF signal. It is connected to the input of the NDAC signal driver 33, the output of which is connected both to the input of the NDAC signal inverter and through the matching resistors 43 to the output connector - the NDAC signal. The second input driver of the NDAC 33 is, like the second input driver of the NRFD 36, and the second input of the seventh double gate 28 connected to the output of the tenth double gate 35, the first input connected to the output of the ninth double gate 34 and . Bit C8 of the programmable circuit 1 is connected to the output of the second three-input gate 22, which together with the fifth two-input gate 21 forms a flip-flop whose longer output - output of the fifth two-input gate 21 is connected directly to the DAV driver 23 consisting of a sixth resistor R6 and a third capacitor C3. One input of the second three-input gate 22 is connected to the output of the NDAC signal inverter 24, the second input of the second three-input parallel gate 22 is connected to the common point of the fourth resistor R4 and the fifth resistor R3 and the electrolytic capacitor C4. gate 21, the second input of which is connected to the output of the first three-input gate 20, one input of which is connected to the output of the NRFD 36 driver, the other of the bus driver inverter output 26 and the third input is connected to the inverter output of the DBF signal. connected to bit C7 of programmable circuit 1. The programmable circuit 1 of the parallel inputs and outputs operates in the described mode in mode 2. Two-way gate A is used both for output via data bus driver 2 and for data input through gate circuit 3. After setting the log . Level B on bit B7 can be used to remove the setpoint system address and ton mode from gate A to the microcomputer. Gate B is used as an output gate both for controlling individual signals of the control bus and for cooperating in realization of contact functions T, L, RL. The first RS flip-flop and the second RS flip-flop provide an immediate response to the IFC and REN signals. The response to the ATN signal is provided by the hardware four-input gate 13. The lower three bits of gate C are programmed in the input mode, the other bits of this gate represent the corresponding signals of the programmable circuit 1 and are used to realize the basic interface functions SI1 and AH.

Spojení mikropočítače s uvedeným stykovým systémem je tedy pouze v rozsahu nutné komunikace mezi mikropočítačem a programovatelným obvodem 1.The connection of the microcomputer with said contact system is therefore only in the extent of the necessary communication between the microcomputer and the programmable circuit 1.

Claims

Subject

IMS-2 interface circuitry, characterized in that the programmable circuit (1) has data outputs from gate A connected via a data bus driver (2) to an I / O connector, which is connected via a gate circuit (3J) back to gate A, which is treated by bus resistors (42) connected via diodes (4) to switches (S1) to (S6J), wherein the bit output (BOJ of the programmable circuit (1j) is connected via a signal driver (5) of the signal (SRQJ) SRQJ, bit output (B1) is connected to one driver input (6 J signal (EOJ) whose output is fed via matching resistors (43J to the wire (EOIJ) and the other driver input (61 signal (EOI) is connected to the inverter driver data output) the bus (26J, to the input of the first three-input gate (20) and to the data bus driver (2), the bit output (B2) is connected via the signal inverter (7) to the sixth double-input gate (25) input a third two-input gate (16), the output of which is connected to the gate circuit (3) and to the inverter input of the data bus driver (26), the second input of the third two-input gate (16) is connected to the inverter output of the address selection signal (15); switches (S1) to (S6J) when the address selection signal inverter (15) is connected to bit input (B7) and bit output (B3) is connected to the ninth two-input gate (34) via signal inverter (8) (MLA) the second input of which is, like the second input of the sixth input gate (25), connected to the output of the fourth two input gate (18), one input of which is connected to the signal output via the signal monitor (ATN) ynAlez and the other input connected to the output a first RS flip-flop consisting of two two-input gates (9, 10), one input of which is connected via a first former (11) to the output of the twelfth two-input gate (41), of which one input is connected via matching resistors (43J with signal output (IFC) and second input with output ON signal output consisting of a fourth resistor (R1), a fifth resistor (R5) and an electrolytic capacitor (C4J), which is simultaneously connected to the input of the third three-input gate (37J) via the power on signal inverter (38) to the input (RES) of the programmable circuit (1), wherein the second input of the first flip-flop RS is coupled to the bit output (B4j) and the second output of the first flip-flop RS is coupled to the bit input (C2); the output of bit (B5) is connected to the input of a second RS flip-flop, consisting of two two-input gates (12, 13), the output of which is connected to the input of bit (C1) and its second input is connected via a second former (14) and matching resistors ( 43) with the signal output (REN] and bit output (B6) is connected to the input of the eleventh two-input gate (391), the second input of which is connected from the output of the signal watcher (17), ATNJ, st As well as the input of the tenth two-input gate (35), the input of the fourth two-input gate (18J and the bit input (COJ), the input signal input from the I / O connector through the resistors (43) and the output of the eleventh two input gate (39) a three-input gate (37J), the third input of which is connected via the negated signal inverter (40) and the inverter (30j) (DAV) to the signal output (DAV) applied via the resistors (43) from the I / O connector; the gate (37) leads to one signal driver (36) input (NRFD), which is controlled by the output signal (NRFD) via the resistors (43), which is also connected to the input of the first three-input gate (20), a bit output (C7) is connected via the signal inverter (19) (OBF) and its output is connected to an input of a third RS flip-flop, consisting of a fifth two-input gate (21) and a second three-input h and connected so that the output of the second three-input gate (22) is connected to the bit input (C6) and the inputs are connected both to the signal inverter (24) signal output (NDAC) and to the power-on signal output the second output of the third RS flip-flop is connected directly to the inputs of the DAV driver (23) and through the second integrating element formed by the sixth resistor (R6) and the third capacitor (C3), and the DAV driver output (23) is simultaneously coupled via a signal inverter (30) (DAV) and a signal former (29) (DAV) to one input of a seventh two-input gate (28) and a second resistor (R2), the other end of which is connected to the seventh two-input gate (28) which, via the first integration cell (R3, C2), is connected to the input of the eighth two-input gate (32), and further the end of the second resistor (R2) is connected via a derivative cell (R1, Cl) and signal inverter (27) bit input (C4) and second input the seventh two-input gate (28), as well as one input of the signal driver (33) (NDAC) and the signal driver (36) (NRFD), is connected to the output of the tenth two-input gate (35), the second input is connected to the output of the ninth two-input gate ), the bit input (C3) is connected to the microcomputer connector, the bit output (C5) is connected via the signal inverter (31) (IBF) to the second input of the eighth dual input gate (32), the output of which is connected to the second driver input (33) signal (NDAC), the output of which is applied both to the input of the signal inverter (24) (NDAC) and to the I / O connector via matching resistors (43).