CS259354B1 - Zapojenie transformácie relativného směru zobrazovania grafické] ínformácie do absolutného směru - Google Patents
Zapojenie transformácie relativného směru zobrazovania grafické] ínformácie do absolutného směru Download PDFInfo
- Publication number
- CS259354B1 CS259354B1 CS853733A CS373385A CS259354B1 CS 259354 B1 CS259354 B1 CS 259354B1 CS 853733 A CS853733 A CS 853733A CS 373385 A CS373385 A CS 373385A CS 259354 B1 CS259354 B1 CS 259354B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- absolute
- logic block
- block
- Prior art date
Links
Landscapes
- Electron Beam Exposure (AREA)
Description
* Vynález rieši zapojenie transformácie relativného směru zobrazovania grafické] informácie do absolútneho směru, ktorého úlohou je vyrábať signály pre znamienka aritmeticko-logickej jednotky resp. aritmeticko-logických jednotiek grafického vektorového počítačového systému na základe grafických dát — buniek — s 1'ubovol'nou híbkou vnorenia. V doterajších známých grafických vektorových systémoch je funkcia ovládania směru kreslenia obrazcov vykonávaná pomocou programových prostriedkov, čo je však poměrně pomalé.
Podstata zapojenia transformácie relativného směru zobrazovania grafickej informácie do absolútneho směru podfa vynálezu spočívá v tom, že na vstup bloku vstupnej kombinačnej logiky sú připojené vstupné svorky signálov relatívnej změny směru a na jej výstup je připojený vstup bloku hradiel, na ktorého výstup je připojený vstup památi absolútneho směru, ktorej výstup je připojený na vstup bloku výstupnej kombinačnej logiky, ktorej výstup je připojený na výstupné svorky signálov znamienok absolútneho směru, pričom pamať absolútneho směru a blok hradiel, blok vstupnej a výstupnej kombinačnej logiky sú spojené spatnými vazbami. Výhodou zapojenia je predovšetkým jeho rýchlosť. Podfa osadenia súčiastkami dosahuje změnu směru za 50 až 100 ns, čo je o 1 až 2 rády kratšia doba ako pri programovom ošetření takejto změny, fiafšou výhodou zapojenia je jeho jednoduchost a použitie bežne dostupných súčiastok.
Na pripojenom výkrese je znázorněná bloková schéma zapojenia podfa vynálezu.
Blok 2 vstupnej kombinačnej logiky je napojený na blok 3 hradiel, ďalej následuje pamať 4 absolútneho směru a blok 5 výstupnej kombinačnej logiky. Vstupné svorky 1 sú připojené k bloku 2 vstupnej kombinačnej logiky, vstupné svorky IA a 1B k památí 4 absolútneho směru, vstupná svor- ka 1C k bloku 5 výstupnej kombinačnej logiky. Pamať 4 absolútneho směru a blok 3 hradiel sú spojené prvou spatnou vazbou 7, blok 2 vstupnej a blok 5 výstupnej kombinačnej logiky sú spojené druhou spatnou vazbou 8. Jednotlivé bloky sú realizované pomocou 12 integrovaných obvodov TTL SSI — hradiel a klopných obvodov.
Funkcia zapojenia podfa vynálezu je nasledovná: signály relatívnej změny směru na vstupných svorkách 1 DOL (dofava), DOP (doprava), EXCH (inverzia směru) sa v zapojení transformujú na signály absolutného směru -j-x, —x, -j-y> —y v zobrazovacej dvojrozměrně) súradnicovej sústave. Konkrétné na výstupných svorkách 6 sú signály znamienok SIGX, SIGY pre aritmeticko-logickú jednotku resp. aritmeticko-logické jednotky grafického procesora. Prostredníctvom vstupného signálu LPKO je možné zadat znamienka ALU súčasne pre obe osi zobrazovacej súradnicovej sústavy. Vvstupné signály pozostávajú zo spomínaných signálov změny směru DOL, DOP, EXCH na vstupných svorkách 1, signálu LPKO na vstupnej svorke 1C, signálu STB (strobovací signál — vstupná svorka 1AJ a signálov SET (vstupné svorky 1B) na počiatočné nastavenie směru. Blok 2 vstupnej kombinačnej logiky připravuje signály na vstupných svorkách 1 pre vstup do bloku 3 hradiel, na výstupe ktorého je nový stav pamati 4 absolútneho směru. Blok 5 výstupnej kombinačnej logiky upravuje tento nový stav po prepísaní signálom STB do podoby výstupných signálov SIGX, SIGY (výstupné svorky 6) — znamienok jednotlivých grafických ALU.
Zapojenie je možné využiť vo všetkých grafických vektorových systémoch so štruktúrou vnořených dát, kde sú velmi vysoké požiadavky na operačnú rýchlosť a ktoré pracujú s obrysovou aj plošnou reprezentáciou dát, v elektrónovej litografii, robotike a inde.
Claims (1)
- PREDMET Zapojenie transformácie relativného směru zobrazovania grafickej informácie do absolútneho směru, vyznačujúce sa tým, že na vstup bloku (2) vstupnej kombinačnej logiky sú připojené vstupné svorky (1) signálov relatívnej změny směru a výstup bloku (2) vstupnej kombinačnej logiky je připojený na vstup bloku (3) hradiel, na ktorého výstup je připojený vstup pamati (4) absolútneho směru, ktorej výstup je připojený vynalezu na vstup bloku (5) výstupnej kombinačnej logiky, ktorej výstup je připojený na výstupné svorky (6) signálov znamienok absolútneho směru, pričom pamať (4) absolútneho směru a blok (3) hradiel sú spojené prvou spatnou vazbou (7), blok (5) výstupnej kombinačnej logiky a blok (2) vstupnej kombinačnej logiky sú spojené druhou spatnou vazbou (8). 1 list výkresov 259354
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS853733A CS259354B1 (sk) | 1985-05-24 | 1985-05-24 | Zapojenie transformácie relativného směru zobrazovania grafické] ínformácie do absolutného směru |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS853733A CS259354B1 (sk) | 1985-05-24 | 1985-05-24 | Zapojenie transformácie relativného směru zobrazovania grafické] ínformácie do absolutného směru |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS373385A1 CS373385A1 (en) | 1988-03-15 |
| CS259354B1 true CS259354B1 (sk) | 1988-10-14 |
Family
ID=5378257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS853733A CS259354B1 (sk) | 1985-05-24 | 1985-05-24 | Zapojenie transformácie relativného směru zobrazovania grafické] ínformácie do absolutného směru |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS259354B1 (cs) |
-
1985
- 1985-05-24 CS CS853733A patent/CS259354B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS373385A1 (en) | 1988-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Bresenham | Algorithm for computer control of a digital plotter | |
| Smith et al. | Delay-insensitive gate-level pipelining | |
| US5455928A (en) | Method for modeling bidirectional or multiplicatively driven signal paths in a system to achieve a general purpose statically scheduled simulator | |
| EP0548052A2 (en) | Video picking and clipping method and apparatus | |
| CS259354B1 (sk) | Zapojenie transformácie relativného směru zobrazovania grafické] ínformácie do absolutného směru | |
| JPS60160476A (ja) | 順送り金型設計におけるストリツプ・レイアウト図作成方式 | |
| US12112043B2 (en) | Data flow control device in streaming architecture chip | |
| JPS5691534A (en) | Array logic circuit | |
| JP2507473B2 (ja) | 処理装置 | |
| US5805487A (en) | Method and system for fast determination of sticky and guard bits | |
| CN1118762C (zh) | Cpu与复杂时序读写对象同步联系的方法和接口电路 | |
| JP2623249B2 (ja) | 図形演算処理回路の並列化方式 | |
| US3356991A (en) | Plural registers having common gating for data transfer | |
| CN105869590A (zh) | 液晶显示器及其多路输出选择器电路 | |
| JPS58184629A (ja) | デイジタル計算機のための優先度制御回路 | |
| Aghdasi | Application of logic cell arrays in design of self-clocked sequential circuits | |
| JPS60201473A (ja) | 三面図入力装置 | |
| JP2708415B2 (ja) | 図形処理装置 | |
| JPH0296264A (ja) | マルチ・プロセッサ・システム | |
| JPS6280728A (ja) | ソ−テイング回路 | |
| Dave | Arithmetic unit for a small digital computer | |
| Xiaolei et al. | Quadgate forward-signalling pipelines | |
| Morita et al. | Simple universal reversible cellular automata in which reversible logic elements can be embedded | |
| JPS59113486A (ja) | 図形処理装置 | |
| JPS6286468A (ja) | 線画像の折線近似回路 |