CS259311B1 - Zapojení logických obvodů s potlačeným vlivem ručení v rozvodu země - Google Patents

Zapojení logických obvodů s potlačeným vlivem ručení v rozvodu země Download PDF

Info

Publication number
CS259311B1
CS259311B1 CS8510009A CS1000985A CS259311B1 CS 259311 B1 CS259311 B1 CS 259311B1 CS 8510009 A CS8510009 A CS 8510009A CS 1000985 A CS1000985 A CS 1000985A CS 259311 B1 CS259311 B1 CS 259311B1
Authority
CS
Czechoslovakia
Prior art keywords
gates
ground
gate
critical path
pairs
Prior art date
Application number
CS8510009A
Other languages
English (en)
Other versions
CS1000985A1 (en
Inventor
Eduard Kottek
Frantisek Kudrna
Original Assignee
Eduard Kottek
Frantisek Kudrna
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Eduard Kottek, Frantisek Kudrna filed Critical Eduard Kottek
Priority to CS8510009A priority Critical patent/CS259311B1/cs
Publication of CS1000985A1 publication Critical patent/CS1000985A1/cs
Publication of CS259311B1 publication Critical patent/CS259311B1/cs

Links

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

Zapojení se týká oboru výpočetní techniky a automatizace. Řeží problém rozptylu zpoždění hradel způsobeného nedokonalým systémem rozvodu země na hradlových polích STTL a omezovacfmi diodami na výstupu hradla. Podstata spočívá v tom, že negující hradla na kritické cestě signálu se rozdělí do skupin se sudým počtem hradel v sérii. Hradla ve skupinách jsou připojena zemní svorkou na stejný napětový potenciál.

Description

Předmětem vynálezu je zapojení logických obvodů s potlačeným vlivem rušení. Vynález řeší problém rozptylu zpoždění hradel způsobeného nedokonalým systémem rozvodu země.
Tento problém vzniká při realizaci logických obvodů nebo jednotlivých funkčních prvků na hradlových polích. Navrhované řešení je vhodné zvláště pro negující vnitřní hradla
STTL s omezovacími prvky na výstupu.
V hradlovém poli jsou hradla sestavena v pravoúhlé matici. Řádky nebo sloupce hradel jsou napájeny ze sítě širších spojů - napájecích a zemních sběrnic. Hradla připojené do různých míst sběrnice a na různé sběrnice mohou pracovat při odlišném zemním a napájecím potenciálu. Velikost potenciálu závisí na úbytku napětí na sběrnici a na dalších částech rozvodu mezi začátkem sběrnice a vývodem z pouzdra. Úbytek napětí na jednotlivých částech rozvodů je dán jejich odporem, indukčnosti a protékajícím proudem. Může se měnit s časem podle změn stavu logické sítě.
U vnitřního hradla STTL s omezovacími prvky, například diodami nebo tranzistory na výstupu, jsou hodnota prahového napětí 0p i hodnoty výstupního napětí při nízké úrovni L UQL a vysoké úrovni H UQH závislé na potenciálu země UGRD. Vliv napájecího potenciálu na Up, a Dqh lze pro běžné případy zanedbat. Platí přibližné vztahy Up » URE + UGND, U0L = UCES + UGND a U0H = UGND' kde UBE 3e dbVtek napětí na přechodu báze emitor v lineární oblasti, UCEg je úbytek napětí kolektor emitor v sepnutém stavu a je úbytek na omezovačích diodách D. Stejné závislosti platí pro DTL a TTL hradla s omezovacími prvky na výstupu.
Při spolupráci dvou hradel, která jsou na různých potenciálech země, dochází ke změnám hodnot zpoždění při přechodu na proveň H tpER a na úroveň L tpRL. Pokud jsou hradla na stejném potenciálu země UGND = ϋθ, označujeme hodnoty výstupních napětí a prahového napětí υθΗ0, U0L0' UR0' zP°2dění signálu na dvou negujících hradlech v sérii bude tpLHD = tpRL + tpLR ťPHLD = fcPLH + tPHL a budeme Í®j označovat s indexem 0 tpLHD0 a tpjjujQ· Pokud se potenciál země pohybuje od minimální hodnoty UQ do maximální hodnoty UR, může nastat případ, že hradlo předcházející dvojici je na potenciálu země UQ, první hradlo dvojice na potenciálu 0R a druhé hradlo dvojice na potenciálu UQ.
Pro potenciál země UR se hodnoty výstupních napětí a prahového napětí zvýší o rozdíl UR - UQ a označujeme je °0HR» uqlr a UPR' Prdcbodu ®ela impulsů je vstupní potenciál zpočátku ύθΕ0· Prahová úroveň prvního hradla dvojice je však UpR, takže k překlápění prvního hradla na úroveň L dojde o dobu tR později. Výstupní napětí prvního hradla je zpočátku UQHR, prahová úroveň druhého hradla je 0pQ. K překlápění druhého hradla dvojice na úroveň H dojde o dobu později. Zpoždění čela impulsu na dvojici negujících hradel tedy je t «t+t +t+t«t + t + t .
PLHD H PHL L PLH PLHDO H L
Obdobně zpoždění týlu impulsu ťPHLD = tPLH 4 + tPHL “ 4 = 4hLD0 “4 ~ 4.
Pokud je v sérii zapojeno 2n hradel, která mají střídavě potenciál země UQ a UR, bude jejich celkové zpožděni
4lHC = ťPLHCO + n<tH + 4’
4hlC = tPHLCO n<tH + 4? -
Zpoždění'čela impulsu v tomto případě narůstá, zpoždění týlu impulsu se zmenšuje proti případu bez rušení. Rozdíl je závislý na počtu stupňů v sérii, strmosti čela a týlu impulsu a maximálním rozdílu potenciálů země UR - UQ. Rozptyl zpoždění signálu v logických obvodech se vlivem rušení zvětšuje o 2n(tR + tL), což je nevýhodné zvláště na kritických cestách.
Kritická cesta je cesta signálu s největším nebo nejmenším zpožděním signálu, která rozhoduje o dynamických vlastnostech celého obvodu. Zpravidla to bývá cesta nebo několik cest s největším nebo nejmenším počtem hradel v sérii. V případech, kdy je nutné, aby hodnota zpoždění byla co nejnižší, je nepříznivé narůstání zpoždění, v případech, kdy je naopak nutné, aby hodnota zpoždění byla co nejvyšší, je nepříznivé zmenšování zpoždění. Ve svých následcích znamená rozptyl zpoždění zhoršeni dynamických parametrů logických obvodů realizovaných na hradlovém poli. Některé logické obvody, vyžadující zajištění minimální hodnoty zpoždění na kritické cestě, nelze realizovat vůbec nebo pouze za cenu přidání dalších hradel zvyšujících zpoždění.
Efekt zvyšování rozptylu zpoždění hradel vlivem rušení v rozvodu země potlačuje nebo zmenšuje zapojení logických obvodů s potlačeným vlivem rušení v rozvodu země. Hradla v logickém obvodu nebo funkčním prvku ležící na kritických cestách se pokud možno rozdělí do skupin tak, aby vytvářely zapojení s potlačeným vlivem rušení v rozvodu země podle vynálezu. Je-li počet hradel na kritické cestě sudý a všechna hradla na kritické cestě vytvářejí zapojení s potlačeným vlivem rušení v rozvodu země, blíží se hodnota zpoždění na kritické cestě hodnotě zpoždění bez rušení.
Podstata zapojení logického obvodu s potlačeným vlivem rušeni v rozvodu země podle vynálezu spočívá v tom, že negující hradla na kritické cestě jsou všechna při sudém počtu hradel na kritické cestě a všechna až na jedno při lichém počtu negujících hradel na kritické cestě zapojena po dvojicích tak, že výstupní svorky prvních hradel dvojic jsou spojeny se vstupními svorkami druhých hradel dvojic, přičemž první a druhé hradlo každé dvojice hradel spolu topologicky sousedí a zemní svorky prvního a druhého hradla každé dvojice hradel jsou připojeny na společnou zemní sběrnici. V dalších zapojeních může být kritických cest více než jedna.
Výhodou řešení je, že rozdělením hradel na kritické cestě do dvojic, které jsou připojeny zemní svorkou na stejný napětový potenciál, se kompenzuje vliv rušení v rozvodu země.
Zpoždění dvojice, která je připojena na zemní potenciál UR mezi dvojicemi připojenými na zemní potenciál UQ je ťPLHD ťH + ťPHL + fcPLH ťH = tPLHDO ťPHLD = -tL + bpLH + ťPHL + fcL =+PHLDO·
Zpoždění čela impulsu v tomto případě nenarůstá a zpoždění týlu se nezmenšuje, a to i při zapojení n obdobných dvojic za sebou.
Použití zapojení s potlačeným vlivem rušeni v rozvodu země na kritických cestách signálu zlepší dynamické parametry logických obvodů na„vržených n ahradlovém poli. Zároveň umožní využít zapojení, která vyžadují zajištění určité minimální hodnoty zpoždění jako například jednofázové klopné obvody vzorkované čelem nebo týlem impulsu, generátory impulsů a podobně.
Příklad zapojení logického obvodu s potlačeným vlivem rušeni v rozvodu země je znázorněn na připojeném výkresu.
Zapojeni obsahuje 2n negujících hradel na kritické cestě. Negující hradla na kritické cestě jsou všechna zapojena po dvojicích tak, že výstupní svorky 110, 120 až lnO prvních hradel 11, 12 až ln dvojic jsou spojeny se vstupními svorkami 211, 221 až 2nl druhých hradel dvojic. První a druhé hradlo každé dvojice hradel 11, 21, 12., 22 až ln, 2n spolu topologicky sousedí a zemní svorky 116, 216, 126, 226 až ln6, 2n6 prvního a druhého hradla každé dvojice jsou připojeny na společnou zemní sběrnicí.
Rozdělení hradel do dvojic je na obrázku vyznačeno čerchovanou čarou. Na kritické cestě ze vstupní svorky 111 hradla 11 na výstupní svorku 2n0 hradla 2n je n takových dvojic: první z hradel 11, 21, druhá z hradel 12, 22 až n-tá z hradel ln, 2n. Vstupní i výstupní svorky hradel na kritické cestě mohou být spojeny s dalšími vstupními a výstupními svorkami ostatních hradel tak, jak to vyžaduje logická funkce obvodu. Zpoždění signálu na kritické cestě v tomto případě vlivem různých potenciálů zemních svorek nenarůstá, jak bylo vysvětleno dříve.
Celková maximální hodnota zpoždění mezi svorkami 111 a 2n0 je tPLHCmax tPHLCmax “ n<tPLH + tPHL)*
V některých případech se nemusí podařit všechna negující hradla na kritické cestě rozdělit do dvojic podle vynálezu. Například kdyby byla kritická cesta signálu ze vstupní svorky 501 hradla 50 na výstupní svorku 2n0 hradla 2n, je na kritické cestě lichý počet hradel. Jedno hradlo, například hradlo 50, nelze zapojit do dvojice. V dalších případech jsou hradla funkčně vázána na jiná hradla a nelze je přiřadit do dvojic.
V jiných případech je kritických cest v logickém obvodu více než jedna. Pokud jsou hradla elektricky shodná, obsahuje obvod na obrázku tři kritické cesty signálu. Kromě první zníměné cesty ze vstupní svorky 111 na výstupní svorku 2n0 jsou to kritické cesty ze vstupních svorek 311 a 101 na výstupní svorku 2n0. Na těchto kritických cestách je také n dvojic. Druhou kritickou cestu tvoři hradla 31, 21, hradla 12, 22 hradla ln,
2n. Třetí hradla 10, 20, hradla 30, 40 až hradla ln, 2n.
Celkové zpoždění je opět n(tpLH + ^PHL1Tam' ^e se prolínají dvě dvojice na různých kritických cestách, v našem přikladu dvojice hradel 11, 21 a dvojice hradel 31, 21 je nutné, aby na stejném potenciálu země byla všechna tři hradla 11, 21, 31. Podobný případ by vznikl u hradel 12, 22, 32, kdyby dvojice hradel 32, 22 byla na kritické cestě. V tomto případě jsou propojeny výstupní svorky 120, 320 do montážní logické funkce. Na obrázku je také znázorněn případ, kdy jsou dvě dvojice hradel Π), 20 a 30, 40 na kritické cestě připojeny na stejný potenciál země.
Propojení hradel ve skupině na stejný potenciál země se dosahuje tím, že hradla topologicky sousedí, to jest jsou na čipu vedle sebe, přičemž mezi nimi může procházet napájecí sběrnice, zemní sběrnice a signální spoje a jsou zapojena na stejnou zemní sběrnicí. Zemních svorek hradla může být několik, všechny rozhodující o zpoždění musi být připojeny na stejnou sběrnici.
V některých případech může logický obvod obsahovat nenegující hradla, například hradla AND, OR. Hradla AND, OR do dvojic nečleníme. Je výhodné, když jsou vytvořena jako funkční prvky s potlačeným vlivem rušení v rozvodu země.
Vynález může být použit v oborech, které budou využívat hradlová pole, především ve výpočetní technice a automatizaci.

Claims (2)

  1. předmEt vynálezu
    1. Zapojení logických obvodů s potlačeným vlivem rušení v rozvodu země s nejméně čtyřmi negujícími hradly na kritické cestě, vyznačené tím, že negující hradla (11, 21, 12, 22 až ln,
  2. 2n) na kritické cestě jsou všechna při sudém počtu negujících hradel na kritické cestě a všechna až na jedno při lichém počtu negujících hradel na kritické cestě zapojena po dvojicích tak, že výstupní svorky (110, 120 až lnO) prvních hradel (11, 12 až ln, dvojic jsou spojeny se vstupními svorkami (211, 221 až 2nl) druhých hradel (21, 22 až 2n> dvojic, přičemž první a druhé hradlo každé dvojice hradel (11, 21, 12, 22 až ln, 2n) spolu topologicky sousedí a zemní svorky (116, 216, 126, 226 až ln6, 2n6) prvního a druhého hradla každé dvojice hradel jsou připojeny na společnou zemní sběrnici.
    2. Zapojení logických obvodů s potlačeným vlivem rušení v rozvodu země podle bodu 1, vyznačené tím, že kritických cest je více než jedna.
CS8510009A 1985-12-29 1985-12-29 Zapojení logických obvodů s potlačeným vlivem ručení v rozvodu země CS259311B1 (cs)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS8510009A CS259311B1 (cs) 1985-12-29 1985-12-29 Zapojení logických obvodů s potlačeným vlivem ručení v rozvodu země

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS8510009A CS259311B1 (cs) 1985-12-29 1985-12-29 Zapojení logických obvodů s potlačeným vlivem ručení v rozvodu země

Publications (2)

Publication Number Publication Date
CS1000985A1 CS1000985A1 (en) 1988-02-15
CS259311B1 true CS259311B1 (cs) 1988-10-14

Family

ID=5447567

Family Applications (1)

Application Number Title Priority Date Filing Date
CS8510009A CS259311B1 (cs) 1985-12-29 1985-12-29 Zapojení logických obvodů s potlačeným vlivem ručení v rozvodu země

Country Status (1)

Country Link
CS (1) CS259311B1 (cs)

Also Published As

Publication number Publication date
CS1000985A1 (en) 1988-02-15

Similar Documents

Publication Publication Date Title
US10944255B2 (en) Ultra low capacitance transient voltage suppressor
JPH06169252A (ja) プログラム可能な論理回路装置
KR20200137007A (ko) 전류 드라이버 시스템
US7495872B2 (en) Semiconductor unit
DE2948159A1 (de) Integrierter speicherbaustein mit waehlbaren betriebsfunktionen
KR20030095349A (ko) 반도체집적회로장치
CN101228629A (zh) 采用分布式低电压钳位器件的通路共用的高电压esd保护
US4446536A (en) Complementary metal oxide semiconductors address drive circuit
KR100214195B1 (ko) 필드 프로그램가능 게이트 어레이 및 그 방법
EP0176255B1 (en) Phase modulated pulse logic for gallium arsenide
KR960019703A (ko) 반도체 집적회로 장치
KR920003440B1 (ko) 중간전위생성회로
CS259311B1 (cs) Zapojení logických obvodů s potlačeným vlivem ručení v rozvodu země
US6242971B1 (en) Monolithically integrated selector for electrically programmable memory cell devices
US11244941B2 (en) Integrated device for protection from electrostatic discharges
JP2010258267A (ja) 半導体集積装置
US5691654A (en) Voltage level translator circuit
US7492561B2 (en) Protective circuit
KR930010974A (ko) 신호선간의 잡음을 억제하는 메모리 소자
EP0090186A2 (en) Complementary logic circuit
CN109842106B (zh) 一种芯片mipi接口防损保护电路
DE69121804T2 (de) Halbleiterspeicheranordnung
JPS612342A (ja) 半導体集積回路装置
US4728824A (en) Control circuit of a plurality of STL type logic cells in parallel
EP0367138A2 (en) Matrix interconnection system