CS259311B1

CS259311B1 - Wiring of Logic Circuits with Suppressed Impact in Ground Distribution

Info

Publication number: CS259311B1
Application number: CS8510009A
Authority: CS
Inventors: Eduard Kottek; Frantisek Kudrna
Original assignee: Eduard Kottek; Frantisek Kudrna
Priority date: 1985-12-29
Filing date: 1985-12-29
Publication date: 1988-10-14
Also published as: CS1000985A1

Abstract

Zapojení se týká oboru výpočetní techniky a automatizace. Řeží problém rozptylu zpoždění hradel způsobeného nedokonalým systémem rozvodu země na hradlových polích STTL a omezovacfmi diodami na výstupu hradla. Podstata spočívá v tom, že negující hradla na kritické cestě signálu se rozdělí do skupin se sudým počtem hradel v sérii. Hradla ve skupinách jsou připojena zemní svorkou na stejný napětový potenciál.The connection is related to the field of computer technology and automation. It solves the problem of gate delay dispersion caused by an imperfect ground distribution system on the STTL gate arrays and limiting diodes at the gate output. The essence is that the negating gates on the critical signal path are divided into groups with an even number of gates in series. The gates in the groups are connected by a ground terminal to the same voltage potential.

Description

Předmětem vynálezu je zapojení logických obvodů s potlačeným vlivem rušení. Vynález řeší problém rozptylu zpoždění hradel způsobeného nedokonalým systémem rozvodu země.The object of the invention is to connect logic circuits with suppressed interference. The invention solves the problem of gate delay dispersion caused by an imperfect earth distribution system.

Tento problém vzniká při realizaci logických obvodů nebo jednotlivých funkčních prvků na hradlových polích. Navrhované řešení je vhodné zvláště pro negující vnitřní hradlaThis problem arises in the realization of logic circuits or individual functional elements on gate arrays. The proposed solution is particularly suitable for negative internal gates

STTL s omezovacími prvky na výstupu.STTL with output limiting elements.

V hradlovém poli jsou hradla sestavena v pravoúhlé matici. Řádky nebo sloupce hradel jsou napájeny ze sítě širších spojů - napájecích a zemních sběrnic. Hradla připojené do různých míst sběrnice a na různé sběrnice mohou pracovat při odlišném zemním a napájecím potenciálu. Velikost potenciálu závisí na úbytku napětí na sběrnici a na dalších částech rozvodu mezi začátkem sběrnice a vývodem z pouzdra. Úbytek napětí na jednotlivých částech rozvodů je dán jejich odporem, indukčnosti a protékajícím proudem. Může se měnit s časem podle změn stavu logické sítě.In the gate array, the gates are assembled in a rectangular matrix. The rows or columns of the gates are supplied from a network of wider connections - supply and ground buses. The gates connected to different bus locations and bus can operate at different ground and supply potentials. The magnitude of the potential depends on the voltage drop across the bus and other parts of the wiring between the start of the bus and the housing outlet. Voltage drop on individual parts of distribution systems is given by their resistance, inductance and current flow. It may change with time depending on changes in logical network status.

U vnitřního hradla STTL s omezovacími prvky, například diodami nebo tranzistory na výstupu, jsou hodnota prahového napětí 0_p i hodnoty výstupního napětí při nízké úrovni L U_QL a vysoké úrovni H U_QH závislé na potenciálu země U_GRD. Vliv napájecího potenciálu na U_p, a Dq_h lze pro běžné případy zanedbat. Platí přibližné vztahy U_p » U_RE + U_GND, ^U0L ^{= U}CES ^{+ U}GND ^{a U}0H ^{= U}GND' ^{kde U}BE ^{3e db}V^tek napětí na přechodu báze emitor v lineární oblasti, U_CEg je úbytek napětí kolektor emitor v sepnutém stavu a je úbytek na omezovačích diodách D. Stejné závislosti platí pro DTL a TTL hradla s omezovacími prvky na výstupu.For an STTL internal gate with limiting elements, such as diodes or transistors at the output, the threshold value of 0 _p as well as the output voltage at low LU _QL and high HU _QH depends on the ground potential of the U _GRD . The influence of the supply potential on U _p , and Dq _h can be neglected in common cases. An approximate relationship U _p »U _RE + U _GND ^U 0L ^{= U} CES ^{+ U} GND ^{and U} 0H ^{= U} GND ^{'where U} BE ^{3e dB} ^tek voltage across the base emitter in a linear region, U _CEG is the voltage drop across the collector emitter the same dependence applies to DTL and TTL gates with output limiting elements.

Při spolupráci dvou hradel, která jsou na různých potenciálech země, dochází ke změnám hodnot zpoždění při přechodu na proveň H t_pER a na úroveň L t_pRL. Pokud jsou hradla na stejném potenciálu země U_GND = ϋ_θ, označujeme hodnoty výstupních napětí a prahového napětí υθ_Η0, ^U0L0' ^UR0' ^zP°2dění signálu na dvou negujících hradlech v sérii bude tpLHD = tpRL + tpLR ^ťPHLD ^{= fc}PLH ^{+ t}PHL ^{a budeme} Í®j označovat s indexem 0 tpLHD0 a tpjjujQ· Pokud se potenciál země pohybuje od minimální hodnoty U_Q do maximální hodnoty U_R, může nastat případ, že hradlo předcházející dvojici je na potenciálu země U_Q, první hradlo dvojice na potenciálu 0_R a druhé hradlo dvojice na potenciálu U_Q.When two gates, which are at different potentials of the earth, work together, the delay values change to H t _pER and L t _pRL . When the gate at the same ground potential of _GND = _ϋ θ, indicates the value of the output voltage and the threshold voltage _υθ Η0, ^U 0L0 ^'U R0' ^of P @ 2 day signal into two negating gate in the series will tpLHD = tpRL + tpLR ^t PHLD ^{= fc} PLH ^{+ t} PHL ^and denote Íj with index 0 tpLHD0 and tpjjujQ · If the ground potential ranges from the minimum value of U _Q to the maximum value of U _R , it may happen that the gate preceding the pair is at the ground potential of U _Q , the first gate the pair at potential 0 _R and the second gate of the pair at potential U _Q.

Pro potenciál země U_R se hodnoty výstupních napětí a prahového napětí zvýší o rozdíl U_R - U_Q a označujeme je °_0HR» ^uqlr ^{a U}PR' P^rdcbodu ®ela impulsů je vstupní potenciál zpočátku ύθ_Ε0· Prahová úroveň prvního hradla dvojice je však U_pR, takže k překlápění prvního hradla na úroveň L dojde o dobu t_R později. Výstupní napětí prvního hradla je zpočátku U_QHR, prahová úroveň druhého hradla je 0_pQ. K překlápění druhého hradla dvojice na úroveň H dojde o dobu později. Zpoždění čela impulsu na dvojici negujících hradel tedy je t «t+t +t+t«t + t + t .For the ground potential of _{the R} values of the output voltage and the threshold voltage is increased by the difference U _R - U and _Q is denoted ° _0HR ^»u qlr PR ^{and U} 'P ^rdcbodu ®ela pulse input potential is initially _ύθ Ε0 · threshold level of the first gate pair is However, from the _pR, so that tilting the first gate at L level occurs at the time t _R later. The output voltage of the first gate is initially U _QHR , the threshold level of the second gate is 0 _pQ . The second gate of the pair is tipped to level H later. Thus, the delay of the pulse front on the pair of negative gates is t «t + t + t + t« t + t + t.

PLHD H PHL L PLH PLHDO H LPLHD PLH PLH PLH PLH

Obdobně zpoždění týlu impulsu ^ťPHLD ^{= t}PLH 4 ^{+ t}PHL “ 4 ⁼ 4hLD0 “4 ~ 4.Similarly, pulse back delay ^ť PHLD ^{= t} PLH 4 ^{+ t} PHL “4 ⁼ 4hLD0“ 4 ~ 4.

Pokud je v sérii zapojeno 2n hradel, která mají střídavě potenciál země U_Q a U_R, bude jejich celkové zpožděniIf 2n gates with alternating ground potentials U _Q and U _{R are} connected in series, their total delay will be delayed.

4lHC ^{= ť}PLHCO ^{+ n<t}H ⁺ 4’4HC ⁼ PL PLHCO ^{+ n <t} H ⁺ 4 '

4hlC ^{= t}PHLCO ^n<tH ⁺ 4? ^- 4hlC ^{= t} PHLCO ^{n <t} H ⁺ 4? ^-

Zpoždění'čela impulsu v tomto případě narůstá, zpoždění týlu impulsu se zmenšuje proti případu bez rušení. Rozdíl je závislý na počtu stupňů v sérii, strmosti čela a týlu impulsu a maximálním rozdílu potenciálů země U_R - U_Q. Rozptyl zpoždění signálu v logických obvodech se vlivem rušení zvětšuje o 2n(t_R + t_L), což je nevýhodné zvláště na kritických cestách.In this case, the pulse end delay increases, the pulse end delay decreases against the case without interference. The difference depends on the number of stages in the series, the steepness of the forehead and the rear of the pulse, and the maximum ground potential difference U _R - U _Q. The signal delay dispersion in logic circuits increases by 2n (t _R + t _L ) due to interference, which is disadvantageous especially on critical paths.

Kritická cesta je cesta signálu s největším nebo nejmenším zpožděním signálu, která rozhoduje o dynamických vlastnostech celého obvodu. Zpravidla to bývá cesta nebo několik cest s největším nebo nejmenším počtem hradel v sérii. V případech, kdy je nutné, aby hodnota zpoždění byla co nejnižší, je nepříznivé narůstání zpoždění, v případech, kdy je naopak nutné, aby hodnota zpoždění byla co nejvyšší, je nepříznivé zmenšování zpoždění. Ve svých následcích znamená rozptyl zpoždění zhoršeni dynamických parametrů logických obvodů realizovaných na hradlovém poli. Některé logické obvody, vyžadující zajištění minimální hodnoty zpoždění na kritické cestě, nelze realizovat vůbec nebo pouze za cenu přidání dalších hradel zvyšujících zpoždění.The critical path is the signal path with the greatest or least signal delay that determines the dynamic properties of the entire circuit. Usually it is a path or several paths with the largest or least number of gates in series. In cases where it is necessary that the delay value is as low as possible, there is an unfavorable increase in delay, and in cases where it is necessary that the delay value is as high as possible, it is unfavorable to reduce the delay. In its consequences, the dispersion of the delay means the deterioration of the dynamic parameters of the logic circuits implemented in the gate array. Some logic circuits requiring a minimum delay value on a critical path cannot be realized at all or at the cost of adding additional delay gates.

Efekt zvyšování rozptylu zpoždění hradel vlivem rušení v rozvodu země potlačuje nebo zmenšuje zapojení logických obvodů s potlačeným vlivem rušení v rozvodu země. Hradla v logickém obvodu nebo funkčním prvku ležící na kritických cestách se pokud možno rozdělí do skupin tak, aby vytvářely zapojení s potlačeným vlivem rušení v rozvodu země podle vynálezu. Je-li počet hradel na kritické cestě sudý a všechna hradla na kritické cestě vytvářejí zapojení s potlačeným vlivem rušení v rozvodu země, blíží se hodnota zpoždění na kritické cestě hodnotě zpoždění bez rušení.The effect of increasing the gate delay dispersion due to disturbances in the ground distribution suppresses or reduces the wiring of logic circuits with the suppressed effect of disturbances in the ground distribution. Gates in a logic circuit or functional element lying on critical paths are preferably grouped to form a circuit with suppressed interference in the ground distribution system of the invention. If the number of gates on the critical path is even, and all the gates on the critical path create interference-suppressed connections in the ground distribution, the critical path delay value is close to the no-interference delay value.

Podstata zapojení logického obvodu s potlačeným vlivem rušeni v rozvodu země podle vynálezu spočívá v tom, že negující hradla na kritické cestě jsou všechna při sudém počtu hradel na kritické cestě a všechna až na jedno při lichém počtu negujících hradel na kritické cestě zapojena po dvojicích tak, že výstupní svorky prvních hradel dvojic jsou spojeny se vstupními svorkami druhých hradel dvojic, přičemž první a druhé hradlo každé dvojice hradel spolu topologicky sousedí a zemní svorky prvního a druhého hradla každé dvojice hradel jsou připojeny na společnou zemní sběrnici. V dalších zapojeních může být kritických cest více než jedna.The essence of the logic circuit with suppressed interference in the earth distribution according to the invention is that the negative gates on the critical path are all connected in pairs in an even number of gates on the critical path and all but one with an odd number of negative gates on the critical path. that the output terminals of the first gates of the pairs are connected to the input terminals of the second gates of the pairs, the first and second gates of each pair of gates topologically adjacent and the ground terminals of the first and second gates of each pair of gates are connected to a common ground bus. In other connections, there may be more than one critical path.

Výhodou řešení je, že rozdělením hradel na kritické cestě do dvojic, které jsou připojeny zemní svorkou na stejný napětový potenciál, se kompenzuje vliv rušení v rozvodu země.The advantage of the solution is that by dividing the gates on the critical path into pairs, which are connected by ground clamp to the same voltage potential, the influence of interference in the ground distribution is compensated.

Zpoždění dvojice, která je připojena na zemní potenciál U_R mezi dvojicemi připojenými na zemní potenciál U_Q je ^ťPLHD ^ťH ^{+ ť}PHL ^{+ fc}PLH ^ťH ^{= t}PLHDO ^ťPHLD ^{= -t}L ⁺ bpLH ^{+ ť}PHL ^{+ fc}L ⁼+PHLDO·Delay pair which is coupled to ground potential U _R between the pairs connected to ground potential _{U: Q} is ^T PLHD H ^t ^{+ t} ^{+ fc} PHL PLH ^t ⁼ H ^t PLHDO PHLD ^t ^{= t} L ^{+ t} ⁺ bpLH PHL ^{fc +} L ⁼ + PHLDO ·

Zpoždění čela impulsu v tomto případě nenarůstá a zpoždění týlu se nezmenšuje, a to i při zapojení n obdobných dvojic za sebou.In this case, the delay of the pulse front does not increase and the rear delay does not decrease, even if n similar pairs are connected in succession.

Použití zapojení s potlačeným vlivem rušeni v rozvodu země na kritických cestách signálu zlepší dynamické parametry logických obvodů na„vržených n ahradlovém poli. Zároveň umožní využít zapojení, která vyžadují zajištění určité minimální hodnoty zpoždění jako například jednofázové klopné obvody vzorkované čelem nebo týlem impulsu, generátory impulsů a podobně.The use of interference suppressed wiring in ground distribution on critical signal paths will improve the dynamic parameters of the logic circuits on the “thrown” field. At the same time, it allows the use of wiring that requires a certain minimum delay value such as single-phase flip-flops sampled at the front or rear of the pulse, pulse generators, and the like.

Příklad zapojení logického obvodu s potlačeným vlivem rušeni v rozvodu země je znázorněn na připojeném výkresu.An example of wiring a logic circuit with suppressed interference in the ground distribution is shown in the attached drawing.

Zapojeni obsahuje 2n negujících hradel na kritické cestě. Negující hradla na kritické cestě jsou všechna zapojena po dvojicích tak, že výstupní svorky 110, 120 až lnO prvních hradel 11, 12 až ln dvojic jsou spojeny se vstupními svorkami 211, 221 až 2nl druhých hradel dvojic. První a druhé hradlo každé dvojice hradel 11, 21, 12., 22 až ln, 2n spolu topologicky sousedí a zemní svorky 116, 216, 126, 226 až ln6, 2n6 prvního a druhého hradla každé dvojice jsou připojeny na společnou zemní sběrnicí.Involved contains 2n negating gates on critical path. The negating gates on the critical path are all wired in pairs such that the output terminals 110, 120 to 10n of the first gates 11, 12 to 11n of the pairs are connected to the input terminals 211, 221 to 2nl of the second gates of the pairs. The first and second gates of each pair of gates 11, 21, 12, 22 to 1n, 2n are topologically adjacent to each other, and ground terminals 116, 216, 126, 226 to 1n6, 2n6 of the first and second gates of each pair are connected to a common ground bus.

Rozdělení hradel do dvojic je na obrázku vyznačeno čerchovanou čarou. Na kritické cestě ze vstupní svorky 111 hradla 11 na výstupní svorku 2n0 hradla 2n je n takových dvojic: první z hradel 11, 21, druhá z hradel 12, 22 až n-tá z hradel ln, 2n. Vstupní i výstupní svorky hradel na kritické cestě mohou být spojeny s dalšími vstupními a výstupními svorkami ostatních hradel tak, jak to vyžaduje logická funkce obvodu. Zpoždění signálu na kritické cestě v tomto případě vlivem různých potenciálů zemních svorek nenarůstá, jak bylo vysvětleno dříve.The division of the gates into pairs is indicated by a dashed line in the figure. On the critical path from the gate input terminal 111 to the gate output terminal 2n0 there are n such pairs: the first of the gates 11, 21, the second of the gates 12, 22 to the nth of the gates 1n, 2n. The gate input and output terminals on the critical path can be coupled to other input and output terminals of the other gates as required by the logic function of the circuit. In this case, the delay of the signal on the critical path does not increase due to different ground terminal potentials, as explained earlier.

Celková maximální hodnota zpoždění mezi svorkami 111 a 2n0 je ^tPLHCmax ^tPHLCmax “ ^n<tPLH ^{+ t}PHL⁾*The total maximum delay value between terminals 111 and 2n0 is ^t PLHCmax ^t PHLCmax “ ^{n <t} PLH ^{+ t} PHL ⁾ *

V některých případech se nemusí podařit všechna negující hradla na kritické cestě rozdělit do dvojic podle vynálezu. Například kdyby byla kritická cesta signálu ze vstupní svorky 501 hradla 50 na výstupní svorku 2n0 hradla 2n, je na kritické cestě lichý počet hradel. Jedno hradlo, například hradlo 50, nelze zapojit do dvojice. V dalších případech jsou hradla funkčně vázána na jiná hradla a nelze je přiřadit do dvojic.In some cases, all of the negative gates on the critical path may not be split into pairs according to the invention. For example, if the critical path of the signal was from the input terminal 501 of the gate 50 to the output terminal 2n0 of the gate 2n, there was an odd number of gates on the critical path. One gate, for example gate 50, cannot be paired. In other cases, the gates are functionally tied to other gates and cannot be paired.

V jiných případech je kritických cest v logickém obvodu více než jedna. Pokud jsou hradla elektricky shodná, obsahuje obvod na obrázku tři kritické cesty signálu. Kromě první zníměné cesty ze vstupní svorky 111 na výstupní svorku 2n0 jsou to kritické cesty ze vstupních svorek 311 a 101 na výstupní svorku 2n0. Na těchto kritických cestách je také n dvojic. Druhou kritickou cestu tvoři hradla 31, 21, hradla 12, ²² hradla ln,In other cases, there are more than one critical paths in the logic circuit. If the gates are electrically identical, the circuit in the figure contains three critical signal paths. In addition to the first path from input terminal 111 to output terminal 2n0, these are critical paths from input terminals 311 and 101 to output terminal 2n0. There are also n couples on these critical paths. The second critical path consists of gates 31, 21, gates 12, ²² gates ln,

2n. Třetí hradla 10, 20, hradla 30, 40 až hradla ln, 2n.2n. Third gates 10, 20, gates 30, 40 to gates ln, 2n.

Celkové zpoždění je opět ⁿ(tp_LH + ^PHL¹’ ^Tam' ^e se prolínají dvě dvojice na různých kritických cestách, v našem přikladu dvojice hradel 11, 21 a dvojice hradel 31, 21 je nutné, aby na stejném potenciálu země byla všechna tři hradla 11, 21, 31. Podobný případ by vznikl u hradel 12, 22, 32, kdyby dvojice hradel 32, 22 byla na kritické cestě. V tomto případě jsou propojeny výstupní svorky 120, 320 do montážní logické funkce. Na obrázku je také znázorněn případ, kdy jsou dvě dvojice hradel Π), 20 a 30, 40 na kritické cestě připojeny na stejný potenciál země.The total delay is again ⁿ (tp _LH + ^ PHL ¹ ' ^There ' e two pairs on different critical paths are intertwined, in our example two pairs of gates 11, 21 and two pairs of gates 31, 21 it is three gates 11, 21, 31. A similar case would occur with gates 12, 22, 32 if the pair of gates 32, 22 were on a critical path, in which case the output terminals 120, 320 are connected to the mounting logic function. the case where two pairs of Π), 20 and 30, 40 on a critical path are connected to the same ground potential.

Propojení hradel ve skupině na stejný potenciál země se dosahuje tím, že hradla topologicky sousedí, to jest jsou na čipu vedle sebe, přičemž mezi nimi může procházet napájecí sběrnice, zemní sběrnice a signální spoje a jsou zapojena na stejnou zemní sběrnicí. Zemních svorek hradla může být několik, všechny rozhodující o zpoždění musi být připojeny na stejnou sběrnici.The interconnection of the gates in the group to the same ground potential is achieved by having the gates topologically adjacent, i.e., on the chip side by side, whereby power buses, ground buses and signaling links can pass between them and are connected to the same ground bus. There may be several ground terminals for the gate, all decisive for the delay must be connected to the same bus.

V některých případech může logický obvod obsahovat nenegující hradla, například hradla AND, OR. Hradla AND, OR do dvojic nečleníme. Je výhodné, když jsou vytvořena jako funkční prvky s potlačeným vlivem rušení v rozvodu země.In some cases, the logic circuit may include non-negating gates, such as AND, OR gates. We do not divide AND, OR gates into pairs. It is advantageous if they are designed as functional elements with suppressed interference in the ground distribution system.

Vynález může být použit v oborech, které budou využívat hradlová pole, především ve výpočetní technice a automatizaci.The invention can be used in fields that will use gate arrays, particularly in computer technology and automation.

Claims

object of the invention

1. Connection of logic circuits with suppressed interference in ground distribution with at least four negative gates on the critical path, characterized by the negative gates (11, 21, 12, 22 to ln),

2n) on the critical path, all of them are connected in pairs with an even number of negative gates on the critical path and all but one with an odd number of negative gates on the critical path, so that the output terminals (110, 120 to 10nO) of the first gates (11, 12 to 1n, the pairs are connected to the input terminals (211, 221 to 2nl) of the second gates (21, 22 to 2n> of the pairs, the first and second gates of each pair of gates (11, 21, 12, 22 to 1n, 2n) adjoining topologically and ground terminals (116, 216, 126, 226 to ln6, 2n6) of the first and second gates of each pair of gates are connected to a common ground bus.

2. Connection of logic circuits with suppressed interference in ground distribution according to point 1, characterized in that there are more than one critical paths.