CS255352B1

CS255352B1 - Interface of communication processor and microcomputer system

Info

Publication number: CS255352B1
Application number: CS833086A
Authority: CS
Inventors: Ivan Plichta; Ivan Potocko; Zdenek Vala
Original assignee: Ivan Plichta; Ivan Potocko; Zdenek Vala
Priority date: 1983-05-02
Filing date: 1983-05-02
Publication date: 1988-03-15
Also published as: CS308683A1

Abstract

Rozhranie pre pripojenie komunikačného procesore Z80/SIO k mikropočítačovému systému Intel 8080. Rozhranie vytvára časová postupnost signálov komunikačného proce- sora Z80/SIO v režime programovania, režime prerušenia a režime priameho přístupu do památe.Interface for connecting the Z80 / SIO communication processor to the Intel 8080 microcomputer system.

Description

Vynález sa týká rozhrania pre integrovaný obvod Z80/SIO, ktorý připojuje kotnunikačný procesor Zilog Z80/SIO a jeho ekvivalenty k mikropočítačovému systému zostavenému například zo súboru obvodov Intel.The invention relates to an interface for the Z80 / SIO integrated circuit that connects the Zilog Z80 / SIO communication processor and its equivalents to a microcomputer system constructed, for example, from an Intel circuit board.

Doteraz známe riešenia využívajú zapojenia zostavené z integrovaných obvodov jedného mikroprocesorového súboru a komunikačně procedury sa realizujú připojením Specializovaného komunikačného procesore za předpokladu, že v mikroprocesorovom súbore je takýto procesor. Ak v mikroprocesorovom súbore nie je takýto procesor, potom může byť realizovaný z integrovaných obvodov malej integrácie, za cenu vel'kej zložitosti riešenia. Rozhranie komunikačného procesora Z80/SIO umožňuje vytvořit riadiacu jednotku komunikačných procedúr aj s inými mikroprocesorovými súbormi ako so súborom Zilog.Previously known solutions utilize wiring assembled from the integrated circuits of a single microprocessor file, and communication procedures are accomplished by attaching a specialized communication processor, provided that there is such a processor in the microprocessor file. If there is no such processor in the microprocessor file, then it can be realized from integrated circuits of low integration, at the cost of great complexity of the solution. The Z80 / SIO communication processor interface makes it possible to create a communication procedure controller with microprocessor files other than the Zilog file.

Hoře uvedený nedostatok odstraňuje rozhranie komunikačného procesora Z80/SIO (ďalej rozhranie pre Z80/S1O) podl'a vynálezu, ktorého podstata je v tom, že výstupy bloku priameho přístupu do památi sú připojené do bloku volby kanálov a do bloku potvrdenia priameho přístupu do památi, vstup bloku potvrdenia priameho přístupu do pamati, vstup bloku potvrdenia priameho přístupu do památi je připojený spolu s prvým výstupom výběru na vstup bloku výběru prvku a s prvým adresovým výstupom do bloku výběru registrov, výstup bloku výběru registrov je připojený do komunikačného procesora na vstup výběru registrov, spolu so vstupmi bloku priameho přístupu do pamati je druhý adresový vstup připojený do bloku volby kanálov, výstup bloku volby kanálov je připojený do komunikačného procesora na vstup volby kanálov, druhý výstup výběru a hodinový výstup sú připojené do bloku obsluhy prerušenia, jeho prvý výstup je připojený do komunikačného procesora na vstup synchronizácie výběru operačného kódu, druhý výstup bloku obsluhy prerušenia je připojený spolu s výstupom bloku výběru prvku do bloku žiadosti o I/O operáciu, výstup bloku žiadosti o I/O operáciu je připojený do komunikačného procesora na vstup synchronizácie I/O operácie, třetí výstup bloku obsluhy prerušenia výstup synchronizácie činnosti je připojený do mikroprocesorového systému, vstupy žiadosti o pridelenie priameho přístupu do pamate sú připojené do bloku žiadostl o priamy přístup do památe, výstupy ktorého sú připojené do bloku priameho přístupu do pamflte.The above-mentioned drawback removes the communication processor interface Z80 / SIO (hereinafter Z80 / S1O interface) according to the invention, which is characterized in that the outputs of the DMA block are connected to the channel selection block and DMA block. , DMA block input, DMA block input is coupled with the first selection output to the element selection block input and the first address output to the register selection block, the register selection block output is connected to the communication processor to the register selection input , along with the DMA inputs, the second address input is connected to the channel selection block, the channel selection block output is connected to the communication processor for the channel selection input, the second selection output and the clock output are connected to the interrupt service block, its first output is connected to ko the second interruption service block output is connected together with the element selection block output to the I / O operation request block, the output of the I / O operation request block is connected to the communication processor for the I / O synchronization input operation, the third output of the interrupt service block output of the synchronization operation is connected to the microprocessor system, the inputs of the direct memory access request are connected to the memory access request block, the outputs of which are connected to the direct memory access block.

Výhodou takéhoto zapojenia je využitie univerzálneho komunikačného procesora mikroprocesorového súboru Zilog Z80/SIO v riadiacich jednotkách komunikačných procedúr realizovaných z prvkov iných mikroprocesorových súborov, například Intel.The advantage of such wiring is the use of the universal communication processor of the Zilog Z80 / SIO microprocessor file in communication procedure controllers implemented from elements of other microprocessor files, such as Intel.

Na obr. 1 je bloková schéma univerzálnej riadiacej jednotky komunikačných procedúr, na obr. 2 je bloková schéma s uvedením vstupov a výstupov rozhrania pre Z80/SIO a na obr. 3 je nakreslené rozhranie pre Z80/ /SIO. _____In FIG. 1 is a block diagram of a universal communication procedure control unit; FIG. 2 is a block diagram showing the inputs and outputs of the interface for the Z80 / SIO, and FIG. 3 shows an interface for the Z80 / / SIO. _____

Výstupy OACKÍ a DACK2 bloku 2 priameho přístupu do pamate sú připojené do bloku 6 potvrdenia priameho přístupu do pamate a do bloku 9 volby kanálov. Výstup bloku 6 potvrdenia priameho přístupu do pamate je připojený spolu s prvým vstupom CSÍ výběru na vstupy bloku 7 výběru prvku a s prvým adresovým vstupom ADRl do vstupov bloku 8 výběru registrov. Blok 8 výběru registrov má výstup C/D výběru registrov. Spolu so vstupmi DACKÍ a DACK2 bloku 2 priameho přístupu do pamate je do bloku 9 volby kanálov připojený druhý adresový vstup ADR2. Blok 9 volby kanálov má výstup B/A výběru kanála. Hodinový vstup CLK a druhý vstup CS2 výběru sú připojené do bloku 10 obsluhy prerušenia, z ktorého vystupuje výstup Ml synchronizácie výběru operačného kódu, druhý výstup IORQl a výstup WÁX synchronizácie činnosti. Výstup IORQl je připojený spolu s výstupom CE výběru prvku do bloku 11 žiadosti o I/O operáciu, výstup ktorého je výstup IORQ synchronizácie I/O operácie. Vstupmi bloku 12 žiadosti o priamy přístup do pamate sú vstupy WRDÝB a WRĎÝA žiadosti o pridelenie priameho přístupu do pamate a výstupmi sú ĎRQÍ a DRQ2.The outputs of the memory access block OACK1 and DACK2 are connected to the memory access acknowledgment block 6 and the channel selection block 9. The output of the DMA block 6 is coupled together with the first selection CS1 input to the inputs of the element selection block 7 and the first address input ADR1 to the inputs of the register selection block 8. The register selection block 8 has a register selection C / D output. Along with the DACK1 and DACK2 inputs of the DMA block 2, a second address input ADR2 is connected to the channel selection block 9. The channel selection block 9 has a channel selection B / A output. The clock input CLK and the second selection input CS2 are connected to the interrupt service block 10 from which the output of the operation code selection synchronization output M1, the second output IORQ1 and the operation synchronization output WX is output. The IORQ1 output is coupled with the element selection output CE to an I / O operation request block 11, the output of which is the IORQ I / O operation synchronization output. The inputs of the memory access request block 12 are the inputs of WRDYB and WRDYA of the request for granting direct memory access and the outputs are DRQ1 and DRQ2.

Univerzálna riadiaca jednotka komunikačných procedúr má jednotlivé bloky systému přepojené zbernicou 5 systému a umožňuje činnost v troch režimoch.The universal communication procedure controller has individual system blocks interconnected by the system bus 5 and allows operation in three modes.

V režime programovania mikropočítačový systém 1 vysielaním postupnosti stavových slov a riadiacich signálov cez zbemicu 5 systému a rozhranie 3 pre Z80/SIO programuje blok 2 priameho přístupu do pamate a komunikačný procesor 4. Tento režim umožňuje aj riadenie komunikačného procesora 4 bez priameho přístupu do památe.In the programming mode, the microcomputer system 1 transmits a sequence of status words and control signals through the system bus 5 and the Z80 / SIO interface 3 programming the DMA block 2 and the communication processor 4. This mode also allows the control of the communication processor 4 without direct memory access.

V režime priameho přístupu do památe komunikačný procesor 4 přijímá alebo vysiela dáta do dátového směru. Dáta sú prenášané po zbernlci 5 systému do památe alebo z památe mikropočítačového systémuIn the direct memory access mode, the communication processor 4 receives or sends data to the data direction. Data is transferred via system bus 5 to or from the microcomputer system memory

1. Činnost priameho přístupu do památe riadi blok 2 priameho přístupu do pamate a riadiace signály sú časovo prispósobené rozhraním 3 pre Z80/SIO v súlade s potřebami komunikačného procesora 4.1. The direct memory access operation is controlled by the direct memory access block 2 and the control signals are time-matched to the Z80 / SIO interface 3 in accordance with the needs of the communication processor 4.

V režime prerušenia, mikropočítačový systém 1 analyzuje stavové slovo bloku 2 priameho přístupu do památe a komunikačného procesora 4. Stavové šlová sú čítané po zbernici 5 systému tak, že z bloku 2 priameho přístupu do pamate sú čítané například I/O Inštrukciou. Na prečítanie stavového slova komunikačného procesora 4 rozhranie 3 pre Z80/SIO vytvoří na povel mikropočítačového systému 1 postupnost signálov v súlade s potřebami obsluhy prerušenia u ohvodov Zilog.In the interrupt mode, the microcomputer system 1 analyzes the status word of the memory access block 2 and the communication processor 4. The status tenders are read through the system bus 5 such that they are read from the memory access block 2, for example, by an I / O instruction. To read the status word of the communication processor 4, the Z80 / SIO interface 3 generates a signal sequence at the command of the microcomputer system 1 in accordance with the interrupt handling needs of the Zilog circuits.

Činnost rozhrania v režime programovánia je nasledujúca. Mikropočítačový systém 1 generuje prvý výstup CS.l výběru, prvý a druhý adresový vstup ADR1 a ADR2. Prvý výstup CS1 výběru je přivedený do bloku 7 výběru prvku a úroveň log 0 prvého výstupu CS1 výběru zapříčiní na výstupe bloku 7 výběru prvku úroveň log 0 výstupu ČE výběru prvku. Výstup ČE výběru prvku je pri vedený do komunikačného procesora 4 a súčasne je přivedený do bloku 11 žiadosti o I/O operáciu, čím sa na jeho výstupe IORQ žiadosti o I/O operáciu vytvoří log 0. Úroveň log 0 výstupu CE výběru prvku a výstupu IORQ žiadosti o I/O operáciu je základnou podmienkou činnosti komunikačného procesora 4. Prvý adresový výstup ADR1 je přivedený do bloku 8 výběru registrov. Úroveň log 1 prvého adresového výstupu ADRl umožňuje výběr riadiaceho registra a úroveň log 0 výběr dátového registra komunikačného procesora 4. Druhý adresový výstup ADR2 je přivedený do bloku 9 volby kanál ov. Úroveň log 1 druhého adresového výstupu ADR2 umožňuje výběr kanála B a úroveň log 0 výběr kanála A komunikačného procesora 4. Ostatně vstupy a výstupy na obr. 3 neovplyvňujú v režime programovania činnost rozhrania pre Z80/SIO.The interface operation in programming mode is as follows. The microcomputer system 1 generates a first selection CS.1, a first and a second address input ADR1 and ADR2. The first selection CS1 output is fed to the element selection block 7, and the log 0 level of the first selection CS1 results in the output of the element selection block 7 at the element selection output level EN 0. The element selection CE output is fed to the communication processor 4 and is simultaneously fed to the I / O operation request block 11, thereby generating a log 0 at its IORQ I / O request output. The IORQ of the I / O operation request is a prerequisite for the operation of the communication processor 4. The first address output of ADR1 is fed to register selection block 8. The log 1 level of the first address output ADR1 allows selection of the control register and the log level 1 selects the data register of the communication processor 4. The second address output ADR2 is fed to the channel selection block 9. The log 1 level of the second address output ADR2 allows selection of channel B, and the log level 0 selects channel A of the communication processor 4. In addition, the inputs and outputs of FIG. 3 do not affect the operation of the Z80 / SIO interface in programming mode.

V režime priameho přístupu do památe vstupy WŘDÝÁ a WRDYB žiadosti o pridelenie priameho přístupu do památe sú přivedené do bloku 12 žiadosti o priamy přístup do památe, úrovňou log 0 zapríčinia vytvorenie výstupov DRQ1 alebo DRQ2 s úrovňou log 1. Výstupy DRQ1 a DRQ2 sú přivedené do bloku 2 priameho přístupu do památe. Tento potvrdzuje pridelenie cyklu priameho přístupu do památe úrovňou log 0 výstupov DÁCKl alebo DACK2 bloku 2 priameho přístupu do památe. Výstupy DACKl a DAČK2 bloku 2 priameho přístupu do památe sú přivedené do bloku 6 potvrdenia žiadosti o priamy přístup do památe, výstup ktorého je přivedený do bloku 7 výběru prvku a bloku 8 výběru registrov. Výstup bloku 7 výběru prvku je výstup CE výběru prvku. Tento je přivedený do komunikačného procesora 4 a bloku 11 žiadosti o I/O operáciu spolu s druhým výstupom IORQ1 bloku 10 obsluhy prerušenia, výstup fORQ bloku 11 žiadosti o I/O operáciu je přivedený do komunikačného procesora 4. Výstup bloku 6 potvrdenía žiadosti o priamy přístup do památe vystupuje s úrovňou log 0 a blok 8 výběru registrov vyberie dátový register. Výstupy DACKl a ĎAČK2 bloku 2 priameho přístupu do památe sú tiež přivedené na vstupy bloku 9 volby kanálov. Úroveň log 0 výstupov ÓACKÍ alebo DACK2 bloku 2 priameho přístupu do památe zapříčiní volbu kanála A alebo B komunikačného procesora 4. V režime priameho přístupu do památe ostatně vstupy a výstupy neovplyvňujú činnost rozhrania.In direct memory access mode, the WRAY and WRDYB requests for direct memory access requests are fed to block 12 of the direct memory access request, at log level 0, to create log level DRQ1 or DRQ2 outputs. DRQ1 and DRQ2 outputs are fed to block 2 of direct memory access. This confirms the assignment of the direct memory access cycle by the log 0 level of the DACC1 or DACK2 outputs of the direct memory access block 2. The outputs of DACK1 and DAKK2 of the DMA block 2 are fed to DMA block 6, the output of which is fed to element selection block 7 and register selection block 8. The output of the element selection block 7 is the output of the element selection CE. This is fed to the communication processor 4 and the I / O request block 11 together with the second output of the IORQ1 interruption service block 10, the output of the I / O operation request block fORQ 11 is fed to the communication processor 4. memory access is output at log level 0 and register selection block 8 selects a data register. The outputs of DACK1 and DACK2 of the memory access block 2 are also applied to the inputs of the channel selection block 9. The log 0 level of the outputs of the DOCK2 or DACK2 memory access block 2 causes the communication processor 4 channel A or B to be selected.

V režime prerušenia mikropočítačový systém 1 vystaví úroveň log 0 na druhom výstupe CS2 výběru. Druhý výstup CŠ2 výběru je přivedený do bloku 10 obsluhy prerušenia. Súčasne je do bloku 8 výběru registrov přivedený prvý adresový výstup ADRl úrovně log 1 a tento vytvára na vstupe C/'D výběru registrov úroveň log 1 pre výher riadiaceho registra. Druhý adresový výstup ADR2 musí mať úroveň log 0, čím blok 9 volby kanálov vyberie kanál A. Do bloku 10 obsluhy prerušenia je přivedený hodinový vstup CLK mikropočítačového systému 1. Úroveň log 0 druhého vstupu ČS2 výběru zapříčiní, že blok 10 obsluhy prerušenia vytvoří postupnost vstupu Ml výběru operačného kódu, druhého výstupu IOŘQ1 bloku 10 obsluhy prerušenia a výstupu WÁX synchronizácie činnosti. Druhý výstup IÓRQÍ bloku 10 obsluhy prerušenia je přivedený do bloku 11 žiadosti o ČO operáciu a má za následok generovanie úrovně log 0 výstupu IORQ žiadosti o I/O operáciu. Postupnost vstupu C/D - výběru registrov, vstupu B/A výběru kanálov, vstupu Ml výběru operačuého kódu a výstupu IORQ žiadosti o I/O operáciu umožňuje mikropočítačovému systému 1 preČítať vektor prerušema z komuníkačného procesora 4. Výstup WAX synchronizácie činnosti je přivedený do mikropočítačového systému 1 a zabezpečuje jeho synchronizáciu s komunikačným procesórom 4.In interrupt mode, the microcomputer system 1 exposes a log 0 level at the second output CS2 of the selection. The second selection output CS2 is fed to the interrupt service block 10. At the same time, the first address output of log level 1 ADR1 is fed to the register selection block 8, and this creates the log 1 level at the register selection input C / 'D for control register wins. The second address output of ADR2 must be log 0 level, whereby channel selection block 9 selects channel A. Interruption service block 10 is supplied with clock input CLK of microcomputer system 1. Log level 0 of second CS2 selection input causes interruption service block 10 to create an input sequence. The selection of the operation code, the second output of the interrupt handler block 10, and the output of the WX synchronization operation. The second output of the IOQQ1 of the interruption service block 10 is fed to the C0 operation request block 11 and results in the generation of the log 0 level of the IORQ I / O request output. The sequence of C / D input - register selection, channel B / A input, operating code selection input M1 and IORQ I / O request output allows the microcomputer system 1 to read the vector by interrupts from the communication processor 4. The WAX activity synchronization output is fed to the microcomputer system 1 and ensures its synchronization with communication processor 4.

Obr. 1 ukazuje blokové prepojenie mikropočítačového systému 1, bloku 2 priameho přístupu do památe, rozhrania 3 pre Z80/SIO komunikačného procesora 4 zbernicou 5 systému. Na obr. 2 je znázorněné prepojenie mikropočítačového systému 1 spolu s blokom 2 priameho přístupu do památe a komunikačného procesora 4 vstupmi rozhrania 3 pre Z80/SIO. Z obr. 2 vyplývá rozloženie vstupov a ich orientácia.Fig. 1 shows the block interconnection of the microcomputer system 1, the direct memory access block 2, the interface 3 for the Z80 / SIO communication processor 4 via the system bus 5. In FIG. 2 shows the interconnection of the microcomputer system 1 together with the direct memory access block 2 and the communication processor 4 through the Z80 / SIO interface 3 inputs. FIG. 2 shows the distribution of inputs and their orientation.

Popísané rozhranie pre Z80/SIO pre pripojenie k mikropočítačovému systému napr. Intel 8080 umožňuje vytvorenie riadiacej jednotky komunikačných procedúr v plneduplexnom aj poloduplexnom režime přenosu dát a rozšírenie na dva dátové směry.Described interface for Z80 / SIO for connection to microcomputer system eg. The Intel 8080 enables the creation of a communication procedure controller in both full-duplex and half-duplex data transfer modes and expansion to two data directions.

PŘEDMETSUBJECT

Claims

SUBJECT

Interface for connecting the communication processor to the microcomputer system, characterized in that the outputs (DACK1J and [DACK]

2} of the direct memory access block (2) are connected to the direct memory access block (6) and the channel selection block (9), the output of the direct memory access block (6) is coupled with the first output (CS1) selection for element selection block inputs (7) and with the first address output (ADR1) to register selection block inputs (8), the register selection block (8j) has a register committee input (C / D), together with outputs (dAOK1) and (DACK2) of the direct memory access block (2), a second address output (ADR2J) is connected to the channel selection block (9), the channel selection inventive block (9) has a channel selection output (B / A), a clock input (CLK) and a second output (CS2) The selection is connected to the interrupt handler block (10) from which the operation code selection output (M1), the second output (IORQ1) and the operation synchronization output (WAX) output, the second output (I0RQ1) of the interrupt handler block (10) output (CE) of element selection block (7) p connected to the 1/0 operation request block (11) having the I / O operation request output (10'RQ), the direct memory access request block (12) is the direct access requests (WRDYA1 and (WRDYB)) and the outputs are (DRQ1) and (DRQ2).

3 sheets of drawings