CS254517B1 - Zapojení digitálně analogového převodníku pro číslicové řízení zdrojů proudu a napětí - Google Patents

Abstract

Podstatou zapojení je vstupní čítač, jehož hodinový vstup je spojen s hodinovým vstupem rychlého čítače a jehož výstup je spojen s hodinovými vstupy dvou sekcí integrovaného časovače, jehož výstup je spojen jednak s nastavovacím vstupem rychlého čítače, jednak s nulovacím vstupem klopného obvodu, jehož hodinový vstup je spojen s výstupem rychlého čítače a výstup je spojen s řídicím vstupem přepínače, mezi jehož dva vstupy je připojen zdroj referenčního napětí a jehož výstup je připojen přes odpor na výstupní svorku spojenou přes kondenzátor s jedním z pólů zdroje referenčního napětí. Zapojení je určeno zejména pro číslicové řízení přesných proudových a napětových zdrojů zejména elektronových mikroskopů.

Description

Vynález se týká zapojeni digitálně analogového převodníku pro číslicové řízení přesných zdrojů proudu a napětí, používaných zejména v elektronové optice.

Řízeni přesných proudových a napětových zdrojů pro elektronově optické přístroje, zejména elektronové mikroskopy, představuje specifický problém. Na řidiči obvod jsou kladeny mimořádné požadavky zejména z hlediska krátkodobé stability a přesnosti nastavení požadované hodnoty např. řádu 10 až 10 a diferenciální nelinearity, kdy obvod musí být zaručeně monotónní v celém rozsahu, naproti tomu nejsou kladeny nároky na rychlost převodu, absolutní přesnost a linearitu převodové charakteristiky.

Dosavadní stav, kdy pro číslicové řízení těchto zdrojů jsou využívány komerčně vyráběné integrované digitálně analogové převodníky, vyžaduje speciální výběr a pracné nastavení, rozdělení pracovního rozsahu do několika částí a při extrémních nárocích, vyžadujících použití 18 a vícebitových převodníků nevyhovuje z cenových důvodů.

Tyto dosavadní nevýhody odstraňuje zapojení digitálně analogového převodníku pro číslicové řízení zdrojů proudu a napětí, jehož podstatou je, že vstupní svorka tvořící hodinový vstup vstupního čítače je spojena s hodinovým vstupem rychlého čítače, přičemž výstup vstupního čítače je spojen s hodinovými vstupy dvou sekcí integrovaného časovače, přičemž jeho první výstup je spojen s jeho druhým hradlovacím vstupem a jeho druhý výstup je spojen jednak s nastavovacím vstupem rychlého čítače a jednak s nulovacim vstupem klopného obvodu, jehož vstup je spojen s výstupem rychlého čítače a jeho výstup s logickým vstupem řízeného přepínače, jehož první dva vstupy jsou spojeny každý s jedním pólem zdroje referenčního napětí a výstup řízeného přepínače je spojen přes odpor s výstupní svorkou, která je přes kondenzátor spojena s jedním z pólů zdroje referenčního napětí.

Výhodou tohoto zapojení je, že z principu zaručuje monotoničnost převodní charakteristiky, umožňuje programově přizpůsobit počet převáděných bitů požadované přesnosti převodu a nevyžaduje použití speciálních součástek, ani komplikovaného nastavení. Použití integrovaného časovače např. typu INTEL 8253 podstatně zjednodušuje a zlevňuje zapojení a snižuje potřebný počet součástek, zpracování několika např. 1 až 4 nejnižších bitů zvláštním rychlým čítačem umožňuje volbu vysoké základní hodinové frekvence až 32 MHz a tím dosažení poměrně rychlé odezvy a snížení nároků na filtrační obvod, potlačující střídavou složku signálu při vysokém počtu převáděných bitů.

Zapojení pro číslicové řízení přesných zdrojů proudu a napětí je naznačeno na přiloženém výkrese. Ze vstupní svorky a je přivedena základní hodinová frekvence f na hodinové, vstupy I čítačů 2 a 2· Vstupní čítač 2 je zapojen jako dělič kmitočtu v poměru 2 , kde i = 1 až 4. Integrovaný časovač 2 má použity dvě ze tří sekcí, jejichž hodinové vstupy Ο1₃ a cl₂ jsou spojeny a řízeny výstupním signálem vstupního čítače J.·

Výstup 0^ jedné z použitých sekcí časovače 2 je spojen se vstupem G? druhé z použitých sekcí, jejíž výstup O? je spojen a řídí nastavovací vstup rychlého čítače 2 ^a nulovací vstup klopného obvodu 4. Hodinový vstup Cl₃ klopného obvodu 2 í^e spojen s výstupem BO rychlého čítače 2 ^a jeho výstup je spojen s řídicím vstupem C řízeného spínače 5. Mezi vstupy A a B řízeného spínače 5 je zapojen zdroj 10 referenčního napětí a výstup spínače 2 j^e přes odpor 6 připojen na výstupní svorku b, která je přes kondenzátor T_ spojena s jedním z pólů zdroje 10 referenčního napětí.

Zpoždovací člen 2 logického signálu může být zapojen bud mezi vstupní svorku a a hodinový vstup CD rychlého čítače 2r nebo mezi výstup 0₂ časovače 2 a uzel spojující nastavovací vstup SET čítače 2 ^a nulovací vstup RESET klopného obvodu 4. Mezi vstupy A nebo B řízeného spínače 5 a póly zdroje 10 referenčního napětí může být v případě potřeby zařazen pevný nebo proměnný druhý odpor 2·

Vlastní zapojení pracuje následovně: Vstupní hodinový kmitočet f je prvním čítačem ,1 dělen 2¹ i = 1 až 4. Výstupní kmitočet ίθ/2¹ je použit jako hodinový kmitočet pro dvě sekce časovače První sekce časovače 2 je naprogramována jako dělička kmitočtu v poměru 2^ ¹, kde I je celkový počet převáděných bitů I-i může nabýt hodnoty max. 16. Výstup první sekce řídí hradlovaci vstup G2 druhé sekce časovače 2, která pracuje jako programovatelný dekrementující čítač.

Do registrů časovače 2 jsou prostřednictvím datové sběrnice D^ postupně zapsány jednak dělicí poměr první děličky 2** ^x, jednak váhově nejvyšší bity převáděného čísla. Na výstupu C>2 druhé sekce časovače 2 získáváme logický signál o kmitočtu ^/2¹ a střídě odpovídající váhově nejvyšším I-i bitům zadaného čísla. Váhově nejnižší i bity zadaného čísla jsou pomocí datové sběrnice D? zapsány do registru rychlého čítače 2/ který pracuje jako dekrementující čítač se vstupním hodinovým kmitočtem f_Q a řídí zpoždění sestupné hrany výstupního logického signálu.

Sečtení váhově nejvyšších I-i bitů a váhově nejnižších i bitů je provedeno pomocí klopného obvodu _4 typu D. Případný rozdíl zpoždění logického signálu a hodinového kmitočtu je možné vyrovnat zpoždovacím členem 2· Výstupní šířkově modulovaný signál ‘o kmitočtu a střídě určené zadaným I-bitovým číslem střídavě přepíná pomocí řízeného spínače 2 přes odpor £ zdroj 10 přesného referenčního napětí a bod zemního potenciálu na filtrační kondenzátor 7., připojený na výstupní svorku b.

Případný rozdíl odporů řízeného spínače 2 ^v obou polohách lze vyrovnat zařazením druhého odporu 2 do jednoho ze vstupů. Na výstupní svorce b je stejnosměrná složka napětí úměrná zadanému číslu, střídavá složka signálu je potlačena filtrační kapacitou kondenzátorů 7_. Tento kondenzátor lze nahradit vhodným dvojpólem kapacitního charakteru.

Zapojení je výhodné zejména pro číslicové řízení proudových a napěťových zdrojů pro elektronové mikroskopy a jiné vědecké přístroje, kde jsou kladeny požadavky na přesnost nastavení a krátkodobou stabilitu v řádu 10^-^ až 10 ⁶, převod musí být v celém rozsahu monotónní a není na závadu doba ustálení výstupní hodnoty v řádu 0,1 až 1 s.

'rf

PŘEDMĚT VYNÁLEZU

Claims (4)

1. PŘEDMĚT VYNÁLEZU

   1. Zapojení digitálně analogového převodníku pro číslicové řízení zdrojů proudu a napětí, vyznačené tím, že vstupní svorka (a) tvořící hodinový vstup (Cl) vstupního čítače (1) je spojena s hodinovým vstupem (CD) rychlého čítače (3), přičemž výstup (Q) vstupního čítače (1) je spojen s hodinovými vstupy Cl^, Cl₂) dvou sekcí integrovaného časovače (2), přičemž jeho první výstup (0^) je spojen s jeho druhým hradlovaoím vstupem (G₂> a jeho druhý výstup (op je spojen jednak s nastavovacím vstupem (SET) rychlého čítače (3) a jednak s nulovacím vstupem (RESET) klopného obvodu (4), jehož vstup (Cl₃) je spojen s výstupem (BO) rychlého čítače (3) a jeho výstup (Q^) s logickým vstupem (C) řízeného přepínače (5), jehož první dva vstupy (A, B) jsou spojeny každý s jedním pólem zdroje (10) referenčního napětí a výstup (V) řízeného přepínače (5) je spojen přes odpor (6) s výstupní svorkou (b), která je přes kondenzátor (7) spojena s jedním z pólů zdroje referenčního napětí (10) .
2. 2. Zapojení podle bodu 1 vyznačené tím, že bud mezi vstupní svorku (a) a vstup (CD) rychlého čítače (3), nebo mezi výstup (02) časovače (2) a uzel spojující vstup (SET) čítače (3) a vstup (RESET) klopného obvodu (7) je zapojen zpoždovací člen (8) logického signálu.
3. 3. Zapojení podle bodu 1 a 2 vyznačené tím, že kondenzátor (7) nahrazuje reaktanční dvojpól kapacitního charakteru.
4. 4. Zapojení podle bodu 1 až 3 vyznačené tím, že bud mezi prvním vstupem (A) řízeného spínače (5) a jedním pólem zdroje (10) referenčního napětí, nebo mezi druhým vstupem (B) řízeného spínače (5) a druhým pólem zdroje (10) referenčního napětí je zapojen druhý odpor (9).

   1 výkres