CS254394B1 - Rychlý desítkový čítač - Google Patents
Rychlý desítkový čítač Download PDFInfo
- Publication number
- CS254394B1 CS254394B1 CS856940A CS694085A CS254394B1 CS 254394 B1 CS254394 B1 CS 254394B1 CS 856940 A CS856940 A CS 856940A CS 694085 A CS694085 A CS 694085A CS 254394 B1 CS254394 B1 CS 254394B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- flip
- flop
- input
- output
- counter
- Prior art date
Links
Landscapes
- Measuring Frequencies, Analyzing Spectra (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Účelem zapojení je zkrácení doby zpoždění signálu průchodem klopnými obvody a hradly proti dosud známým desítkovým čítačům a tím zvýšení maximálního čítaného kmitočtu signálu při použití srovnatelných součástí. Čítač je tvořen děličem kmitočtu dvěma, prvním, druhým a třetím JK klopným obvodem a hradlem NOR, přičemž taktovací vstupy každého z trojice JK klopných obvodů jsou připojeny paralelně k výstupu děliče kmitočtu dvěma a vstup děliče kmitočtu dvěma je spojen se vstupní svorkou čítače, čítač je možno použít pro desítkové čítání impulsů o vysokém kmitočtu, např. v prvních dekádách číslicových měřičů kmitočtu, čítačů impulsů, jako desítkový dělič kmitočtu v obvodech pro kmitočtové syntezátory aj.
Description
Vynález se týká rychlého desítkového čítače, zejména pro použití v první dekádě číslicových měřičů kmitočtu.
Pro dosažení co nejvyššího maximálně zpracovatelného kmitočtu u číslicových měřičů kmitočtu, čítačů impulsů,apod. jsou rozhodující dynamické vlastnosti čítače použitého v první dekádě.
Pro jednoduché měřiče kmitočtu se obvykle používá v první dekádě čítač tvořený asynchronním zapojením klopných obvodů typu J-K nebo D. Pro náročnější aplikace se čítače konstruuji jako synchronní. Aby uvedené čítače pracovaly jako desítkové, je třeba zavádět mezi jednotlivé klopné obvody zpětné vazby pomocí hradel. Doba zpoždění signálu průchodem klopnými obvody a zpětnovazebními obvody s hradly omezuje maximální dosažitelný opakovači kmitočet čítaných impulsů.
Pokud neuvazujeme ostatní dynamické vlastnosti používaných klopných obvodů a hradel, je pro známé desítkové čítače minimální perioda vstupního signálu rovna době zpoždění v jednom klopném obvodu a v jednom hradle.
Tyto vlastnosti jsou podstatně zlepšeny u rychlého desítkového čítače podle vynálezu, jehož podstatou je, že k výstupu děliče kmitočtu dvěma, jehož vstup je spojen se vstupní svorkou čítače, jsou paralelně připojeny taktovací vstupy každého z trojice JK klopných obvodů, přičemž J vstup prvního JK klopného obvodu a K vstup prvního JK klopného obvodu jsou spojeny s invertovaným výstupem třetího JK klopného obvodu, přímý výstup prvního JK klopného obvodu je spojen s J vstupem druhého JK klopného obvodu a s K vstupem druhého JK klopného obvodu, J vstup třetího JK klopného obvodu je spojen s výstupem hradla NOR, jehož první vstup je spojen s invertovaným výstupem prvního JK klopného obvodu a jehož druhý vstup je spojen s invertovaným výstupem druhého JK klopného obvodu, K vstup třetího JK klopného obvodu je připojen na zdroj napětí odpovídajícího logické jedničce a že výstup děliče kmitočtu dvěma, přímý výstup prvního JK klopného obvodu, přímý výstup druhého JK klopného obvodu a přímý výstup třetího JK klopného obvodu jsou výstupy desítkového čítače s váhou postupně od nejnižší do nejvyšší.
U desítkového čítače dle vynálezu je (pokud můžeme zanedbat ostatní dynamické vlastnosti použitých obvodů a hradel) minimální dosažitelná perioda vstupního čítaného signálu rovna pouze jedné polovině součtu zpoždění v jednom klopném obvodu a v jednom hradle. Tím umožňuje desítkový čítač dle vynálezu při použití srovnatelných součástek proti známým čítačem dvojnásobné zvýšení maximálně dosažitelného kmitočtu čítaných impulsů.
Při respektování nezanedbatelných dynamických vlastností součástek je zvýšení max. dosažitelného kmitočtu čítaných impulsů nižší než dvojnásobné, ale podstatné. Při shodném čítaném kmitočtu čítač dle vynálezu pracuje s větší časovou rezervou, což zvyšuje spolehlivost funkce v nepříznivých elektrických a teplotních podmínkách. Proto je desítkový čítač dle vynálezu vhodný pro první dekádu čítače v číslicových měřičích kmitočtu, v čítačích impulsů, jako desítkový dělič kmitočtu v obvodech pro kmitočtové syntezátory atd.
Příklad provedení rychlého desítkového čítače podle vynálezu je vyobrazen na obr.
Podle obr. je vstup 2 děliče 2 kmitočtu dvěma spojen se vstupní svorkou 4^ čítače.
K výstupu 1^ děliče 2 kmitočtu dvěma jsou paralelně připojeny taktovací vstupy 51 , 51 1 , každého z trojice JK klopných obvodů 7_, 10 13. J vstup 6 prvního JK klopného obvodu ]_ a k vstup _8 prvního JK klopného obvodu 7_ jsou spojeny s invertovaným výstupem 2 třetího JK klopného obvodu 10. Přímý výstup 11 prvního JK klopného obvodu ]_ je spjen s J vstupem 12 druhého JK klopného obvodu a s K vstupem 14 druhého JK klopného obvodu 13, J vstup 15 třetího JK klopného obvodu 10 je spojen s výstupem hradla 16 NOR, jehož první vstup 17 je spojen s invertovaným výstupem 18 prvního JK klopného bovodu 2 a jehož druhý vstup 19 je spojen s invertovaným výstupem 20 druhého JK klopného obvodu 13.
K vstup 21 třetího JK klopného obvodu 10 je připojen na zdroj 24 napětí odpovídající logické jedničce. Výstup 2 děliče 2 kmitočtu dvěma, přímý výstup 11 prvního JK klopného obvodu Ί_, přímý výstup 22 druhého JK klopného obvodu 13 a přímý výstup 23 třetího JK klopného obvodu 10 jsou spojeny s výstupy rychlého desítkového čítače s váhou postupně od nejnižší po nejvyšší. Dekadický čítač podle vynálezu pracuje následovně:
Napětím přivedeným na obr. nezakreslené vstupy pro nastavení počátečního stavu děliče a trojice JK klopných obvodů se nastaví počáteční stav na výstupech desítkového čítače.
Vstupní signál na vstupní svorce 4. čítače se s kmitočtem vyděleným dvěma objevuje na výstupu 2 děliče 2_ kmitočtu dvěma a na taktovacích vstupech 2/ 2' ' 2*' každého z trojice JK klopných obvodů. Napětová logická úroveň z přímého výstupu 11 prvního JK klopného obvodu ]_ se přivádí současně na J vstup 12 a K vstup 14 druhého JK klopného obvodu 13.
Napětová logická úroveň na výstupu hradla 16 NOR odpovídající v hradle provedenému inverto-ané vánému logickému součtu logickýc-h úrovní na invertovaném výstupu 18 prvního JK klopného obvodu 7 a na invertovaném výstupu 20 druhého JK klopného obvodu 13 se přivádí na J vstup 15 třetího klopného obvodu 10.
Na K vstupu 21 třetího JK klopného obvodu 10 je napětí úrovně logické jedničky, přiváděné ze zdroje 24 napětí. Napětová logická úroveň z invertovaného výstupu _9 třetího JK klopného obvodu 10 se přivádí současně na J vstup _6 a K vstup _8 prvního JK klopného obvodu 2· Podle logických úrovní na jednotlivých J vstupech a K vstupech každého z trojice JK klopných obvodů 10, 13 v okamžiku příchodu aktivní hrany impulsu na jejich taktovací vstupy 5, 5/ * 2’ ' dochází dle známých vztahů pro JK klopné obvody k příslušným změnám logických úrovní na přímých a invertovaných výstupech u všech tří JK klopných obvodů ’1_, Ιθ.' 13. Jednotlivé stavy na výstupech čítače postupně odpovídají ve správném pořadí všem dešti výstupním stavům desítkových čítačů vpřed.
Popsané provedení desítkového čítače podle vynálezu lze snadno vyrobit za použití dostupných integrovaných obvodů. Dělič kmitočtu dvěma je možno zhotovit namísto integrovaných obvodů v případě potřeby např. z diskrétních tranzistorů nebo z integrovaných obvodů zhotovených jinou technologií než trojice JK klopných obvodů.
Čítač je možno použít všude tam, kde požadujeme desítkové čítání impuslů o vysokém kmitočtu, například v prvních dekádách číslicových měřičů kmitočtu apod.
Claims (1)
- PŘEDMĚT VYNÁLEZU1. Rychlý desítkový čítač, vyznačující se tím, že k výstupu (1) děliče (2) kmitočtu dvěma, jehož vstup (3) je spojen se vstupní svorkou (4) čítače jsou paralelně připojeny taktovací vstupy (5, 5’, 51’) každého z trojice JK klopných obvodů (7, 10, 13), přičemž J vstup (6) prvního JK klopného obvodu (7) a K vstup (8) prvního JK klopného obvodu (7) jsou spojeny s invertovaným výstupem (9) třetího JK klopného obvodu (10), přímý výstup (11) prvního JK klopného obvodu (7) je spojen s J vstupem (12) druhého JK klopného obvodu (13) a s K vstupem (14) druhého JK klopného obvodu (13), J vstup (15) třetího JK klopného obvodu (10) je spojen s výstupem hradla (16) NOR, jehož první vstup (17) je spojen s invertovaným výstupem (18) prvního JK klopného obvodu (7) a jehož druhý vstup (19) je spojen s invertovaným výstupem (20) druhého JK klopného obvodu (13), K vstup (21) třetího JK klopného obvodu (10) je připojen na zdroj (24) napětí odpovídajícího logické jedničce a že výstup (1) děliče (2) kmitočtu dvěma, přímý výstup (11) prvního JK klopného obvodu (7), přímý výstup (22) druhého JK klopného obvodu (13) a přímý výstup (23) třetího JK klopného obvodu (10) jsou výstupy desítkového čítače s váhou postupně od nejnižší do nejvyšší.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS856940A CS254394B1 (cs) | 1985-09-28 | 1985-09-28 | Rychlý desítkový čítač |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS856940A CS254394B1 (cs) | 1985-09-28 | 1985-09-28 | Rychlý desítkový čítač |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS694085A1 CS694085A1 (en) | 1987-05-14 |
| CS254394B1 true CS254394B1 (cs) | 1988-01-15 |
Family
ID=5417576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS856940A CS254394B1 (cs) | 1985-09-28 | 1985-09-28 | Rychlý desítkový čítač |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS254394B1 (cs) |
-
1985
- 1985-09-28 CS CS856940A patent/CS254394B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS694085A1 (en) | 1987-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5327019A (en) | Double edge single data flip-flop circuitry | |
| KR0159213B1 (ko) | 가변 지연회로 | |
| USRE26082E (en) | Asynchronous binary counter register stage with flip-flop and gate utilizing plurality of interconnected (nor) log- ic circuits | |
| KR900004188B1 (ko) | 잡음펄스 억제회로 | |
| JPS58209230A (ja) | プログラマブルカウンタ | |
| US6459310B1 (en) | Divide by 15 clock circuit | |
| Thota et al. | A high speed counter for analog-to-digital converters | |
| CS254394B1 (cs) | Rychlý desítkový čítač | |
| US3241033A (en) | Multiphase wave generator utilizing bistable circuits and logic means | |
| US6825707B2 (en) | Current mode logic (CML) circuit concept for a variable delay element | |
| US3544773A (en) | Reversible binary coded decimal synchronous counter circuits | |
| CN108777575B (zh) | 分频器 | |
| US3391342A (en) | Digital counter | |
| US3426180A (en) | Counter and divider | |
| US4646331A (en) | Electronic static switched-latch frequency divider circuit with odd number counting capability | |
| US3517318A (en) | Synchronous counter | |
| KR940009701B1 (ko) | 모듈로의 변형이 자유로운 계수기 | |
| US4574385A (en) | Clock divider circuit incorporating a J-K flip-flop as the count logic decoding means in the feedback loop | |
| US4669101A (en) | High speed counter with decoding means and means for selecting second and higher order counter stages to be toggled | |
| KR930006141Y1 (ko) | 3배수 분주회로 | |
| US3835337A (en) | Binary universal flip-flop employing complementary insulated gate field effect transistors | |
| US3949310A (en) | Counting element for the structure of synchronous modulo-n or 2m counters | |
| KR930000347Y1 (ko) | 카운터 회로 | |
| KR0136631B1 (ko) | 홀수 분주회로 | |
| KR0136422B1 (ko) | 안정된 리셋 신호 발생 회로를 가지는 디지탈 클럭 더블링 회로 |