CS253900B1

CS253900B1 - Connection of the communication processor

Info

Publication number: CS253900B1
Application number: CS68586A
Authority: CS
Inventors: Karel Stanka; Pavel Dvorsky; Karel Janu
Original assignee: Karel Stanka; Pavel Dvorsky; Karel Janu
Priority date: 1986-01-31
Filing date: 1986-01-31
Publication date: 1987-12-17

Abstract

Řešení se týká zapojení komunikačního procesoru pro výkonné vícepočítačové telemechanizační systémy. Komunikační procesor je vybaven řídicím pamětovým blokem, který bez zásahu mikroprocesorového bloku provádí přenos dat mezikomunikačním blokem a paměti. Zkrácení času komunikace se druhým univerzálním procesorem systému a pro zkrácení času předávání dat mezi komunikačním procesorem a univerzálním procesorem systému je komunikační procesor vybaven dvoubránovou pamětí s příslušným řízením. Tato dvoubránová pamět spojuje lokální systémovou sběrnici komunikačního procesoru se systémovou sběrnicí druhého univerzálního procesoru nebo počítače. Komunikační procesor je vybaven i hlídáním havarijního stavu spojovacího vedení pomocí vestavěného časovacího bloku. Řešení se využije v automatizační technice při stavbě výkonných telemechanizačních systémů.The solution concerns the communication connection processor for powerful multi-computer telemechanization systems. Communication processor it is equipped with a control memory block which without intervention of the microprocessor block data transfer by intercommunication block a memoirs. Shorten the time to communicate with others universal system processor and for shortening time of data transfer between communication processor and universal system processor the communication processor is equipped with a two-port memory with appropriate control. This two-port memory connects the local system communication processor bus system universal bus processor or computer. Communication processor is also equipped with emergency monitoring the status of the connecting line using the built-in timing block. The solution is used in automation engineering techniques telemechanization systems.

Description

Vynález se týká zapojení komunikačního procesoru pro telemechanizační systémy, vytvářející místní lokální i dálkové sítě.The invention relates to the connection of a communication processor for telemechanization systems creating local local and long-distance networks.

Jsou známé výkonné telemechanizační systémy, určené pro přenosy povelů, signálů a měřených hodnot v rámci různě uspořádaných telemechanizačních sítí, které se řeší jako víceprocesorové systémy s jednou společnou sběrnicí. Komunikační procesor zajištuje vlastní vysílání a příjem dat, které odebírá ze společné paměti nebo je zapisuje do společné paměti systému. Univerzální procesor systému vyhodnocuje a zpracovává přijatá data, která přebírá ze společné paměti na sběrnici a opačně do této paměti zapisuje data určená pro vysílání. Oba procesory systému, tj. komunikační i univerzální, sdílejí společnou pamět přes systémovou sběrnici.Powerful telemechanization systems are known for transmitting commands, signals and measured values within differently arranged telemechanization networks, which are designed as multi-processor systems with one common bus. The communication processor ensures the transmission and reception of data that it takes from the common memory or writes it to the common memory of the system. The universal processor of the system evaluates and processes the received data, which it receives from the common memory on the bus and, conversely, writes data for transmission into this memory. Both system processors, both communication and universal, share a common memory over the system bus.

Nevýhodou těchto uspořádání je, že toto sdílení vyžaduje jednak příslušné technické vybavení na obou procesorech a jednak vyžaduje příslušnou programovou obsluhu spolu s řízením priority přístupu jednotlivých procesorů ke sběrnici.The disadvantage of these arrangements is that this sharing requires both the appropriate hardware on both processors and requires appropriate programmatic attendance along with controlling the priority of access of individual processors to the bus.

Nevýhodou je i to, že celkový výkon systému je tak snížen o ztrátové časy, způsobené programovým zápisem a čtením dat z paměti oběma procesory a ztrátovými časy při nutných a častých výměnách společné sběrnice mezi oběma procesory. Cena výsledné sestavy je relativně vysoká vlivem přídavných obvodů pro řízení přístupu a vlastního odpojování procesorů od sběrnice .Another disadvantage is that the overall performance of the system is thus reduced by the loss times caused by the programmatic writing and reading of data from the memory by both processors and the loss times during necessary and frequent exchanges of the common bus between the two processors. The cost of the resulting assembly is relatively high due to additional circuits for controlling access and disconnecting processors from the bus.

Tyto nedostatky odstraňuje zapojení komunikačního procesoru podle vynálezu. Podstata vynálezu spočívá v tom, že obousměrná komunikační svorka zapojení je spojena se skupinovou obousměrnou komunikační svorkou komunikačního bloku, jehož vyžadovací výstup je spojen s vyžadovacím vstupem řídicího paměťového bloku. Přerušovací výstup řídicího paměťového bloku je spojen s druhým přerušovacím vstupem přerušovacího bloku, jehož třetí přerušovací vstup je spojen s žádacím výstupem dvoubránové paměti. Skupinová obousměrná systémová svorka dvoubránové paměti je spojena s obousměrnou skupinovou systémovou svorkou zapojení. Řídicí svorka zapojení je spojena s řídicím vstupem časovacího bloku, jehož přerušovací výstup je spojen se čtvrtým přerušovacím vstupem přerušovacího bloku.These disadvantages are overcome by the wiring of the communication processor according to the invention. The principle of the invention is that the bidirectional communication terminal of the wiring is connected to a group bidirectional communication terminal of the communication block, the request output of which is connected to the request input of the control memory block. The interrupt output of the control memory block is coupled to a second interrupt input of the interrupt block whose third interrupt input is coupled to the request output of the two-port memory. The group bi-directional system terminal of the two-port memory is connected to the bi-directional system system terminal of the wiring. The wiring control terminal is coupled to a timing block control input whose interrupt output is coupled to the fourth interrupt input of the interrupt block.

Přerušovací výstup přerušovacího bloku je spojen s přerušovacím vstupem mikroprocesorového bloku, jehož obousměrná sdružená styková svorka je spojena se skupinovou obousměrnou stykovou svorkou komunikačního bloku, se skupinovou obousměrnou stykovou svorkou dvoubránové paměti, s obousměrnou stykovou sdruženou svorkou řídicího paměťového bloku, se skupinovou obousměrnou stykovou svorkou časovacího bloku a se skupinovou obousměrnou stykovou svorkou přerušovacího bloku. První přerušovací vstup přerušovacího bloku je spojen s přerušovacím výstupem komunikačního bloku.The interrupt output of the interruption block is coupled to the interrupt input of the microprocessor block whose bi-directional mating terminal is coupled to the group bi-directional joint terminal of the communication block, to the bi-directional mating terminal of the control memory block, to the bi-directional mating terminal. block and with the group bi-directional contact terminal of the interruption block. The first interrupt input of the interrupt block is coupled to the interrupt output of the communication block.

Výhodou uspořádání podle vynálezu je, že dává předpoklady pro vytvoření výkonného telemechanizačního systému, kde komunikační procesor obsahuje dvoubránovou pamět. Do této paměti ukládá přijatá data pro dalši zpracováni jiným univerzálním procesorem a z této paměti přebírá data uložená tam druhým univerzálním procesorem a připravená pro vysílání.An advantage of the arrangement according to the invention is that it provides the prerequisites for creating a powerful telemechanization system, wherein the communication processor comprises a two-gate memory. It stores received data for further processing by the other universal processor in this memory and receives data stored there by the other universal processor and ready for transmission.

Zápis a čtení dat z této dvoubránové paměti provádí komunikační procesor nejryohlejší možnou metodou, tj. metodou přímého přístupu do paměti, což výrazně zkracuje pracovní časy. Dvoubránové pamět odděluje systémovou sběrnici komunikačního procesoru od systémové sběrnice univerzálního procesoru, takže vzájemný styk obou procesorů při vzájemném přebírání a předávání dat se děje díky řízení přístupu ke dvoubránové paměti podstatně vyšší rychlostí než při sdílení společné paměti na společné sběrnici. Zapojení používá běžně dostupné a levné součásti, takže celková cena je nízká. Jednoduchost zapojení příznivě ovlivňuje provozní spolehlivost.Writing and reading data from this two-gate memory is performed by the communication processor using the most robust method, ie direct access to memory, which significantly reduces working time. Dual-port memory separates the system bus of the communication processor from the system bus of the universal processor, so that the interfaces between the two processors when picking up and transmitting data are much faster than sharing shared memory on the common bus by controlling access to the dual-port memory. The wiring uses commercially available and cheap components, so the total cost is low. Simplicity of connection positively affects operational reliability.

Příklad uspořádání podle vynálezu je znázorněn v blokovém schématu na připojeném výkresu.An example of an arrangement according to the invention is shown in the block diagram of the attached drawing.

Jednotlivé bloky zapojení v příkladu konkrétního provedení vynálezu je možno charakteri3 zovat takto: Mikroprocesorový blok 2 je vytvořen jako mikroprocesor běžného typu s příslušnými lokálními paměťovými obvody typu RAM a EPROM ve funkci datové a programové paměti a příslušnými podpůrnými obvody. Slouží k řízení činnosti komunikačního procesoru, případně k dalším účelům. Komunikační blok 2 je vytvořen jako sériový vysílač a přijímač. Slouží k zakódování a ochraně vysílaných informací a k rozpoznávání a ke kontrole přijímaných informací.The individual wiring blocks in the example of a particular embodiment of the invention can be characterized as follows: The microprocessor block 2 is formed as a common type microprocessor with respective local RAM and EPROM memory circuits in data and program memory function and respective supporting circuits. It is used to control the operation of the communication processor or for other purposes. The communication block 2 is designed as a serial transmitter and receiver. They are used to encrypt and protect broadcast information, and to recognize and control received information.

Dvoubránová paměť 2 3^e vytvořena jako datová paměť ze statických nebo dynamických paměťových obvodů a příslušných řídicích logických obvodů. Slouží k uchování dat a k předávání dat mezi komunikačním procesorem a dalším procesorem systému. Řídicí paměťový blok je vytvořen jako blok čítačů a logických obvodů. Slouží ke generaci adres paměti a k řízení komunikace s pamětí bez zásahu mikroprocesorového bloku 2* Přerušovací blok 5 je vytvořen jako registr s logickými obvody. Slouží ke zpracování přerušovacích signálů a ke zjišťování jejich priorit. Časovači blok j6 je vytvořen jako programovatelný dělič. Slouží pro odměřování programově zadaného časového intervalu na základě hodinové frekvence, kterou si sám vytváří.Dual-port memory 2 3 ^e formed as a data memory of a static or dynamic memory circuits and respective control logic circuits. It is used for storing data and for transferring data between the communication processor and another system processor. The control memory block is formed as a block of counters and logic circuits. It serves to generate memory addresses and to control communication with memory without the intervention of microprocessor block 2 * Interrupt block 5 is created as a register with logic circuits. They are used to process interrupt signals and to determine their priorities. The timing block 16 is formed as a programmable divider. It is used for measuring the programmed time interval based on the clock frequency it creates.

Zapojení jednotlivých bloků a svorek komunikačního řadiče je provedeno takto: Obousměrná komunikační svorka 01 zapojení je spojena se skupinovou obousměrnou komunikační svorkou 21 komunikačního bloku 2. Vyžadovací výstup 23 komunikačního bloku 2_ je spojen s vyžadovacím vstupem 41 řídicího paměťového bloku £, jehož přerušovací výstup 4_3 je spojen s druhým přerušovacím vstupem 52 přerušovacího bloku 5, Třetí přerušovací vstup 53 přerušovacího bloku 5 je spojen s žádacím výstupem 33 dvoubránové paměti 2·The connection of the individual blocks and terminals of the communication controller is made as follows: The bidirectional communication terminal 01 of the connection is connected to the group bidirectional communication terminal 21 of the communication block 2. The request output 23 of the communication block 2 is connected to the demand input 41 connected to the second interruption input 52 of the interruption block 5, the third interruption input 53 of the interruption block 5 is connected to the request output 33 of the two-gate memory 2;

Skupinová obousměrná systémová svorka 32 dvoubránové paměti 2 3θ spojena s obousměrnou skupinovou systémovou svorkou 02 zapojení. Řídicí svorka 03 zapojení je spojena s řídicím vstupem 62 časovacího bloku 6· Přerušovací výstup 63 časovacího bloku 6 je. spojen se čtvrtým přerušovacím vstupem 54 přerušovacího bloku 2· Přerušovací výstup 56 přerušovacího bloku 5 je spojen s přerušovacím vstupem 12 mikroprocesorového bloku 2·Group bidirectional system terminal 32 of 2-gate memory 2 3θ is connected to bidirectional group system terminal 02 of the wiring. The wiring control terminal 03 is coupled to the control input 62 of timing block 6. connected to the fourth interrupt input 54 of the interruption block 2; the interrupt output 56 of the interruption block 5 is connected to the interruption input 12 of the microprocessor block 2;

Obousměrná sdružená styková svorka 11 mikroprocesorového bloku 2 spojena se skupinovou obousměrnou stykovou svorkou 22 komunikačního bloku 2, se skupinovou obousměrnou stykovou svorkou 31 dvoubránové paměti 3, s obousměrnou stykovou sdruženou svorkou 42 řídicího paměťového bloku 4_, se skupinovou obousměrnou stykovou svorkou 61 časovacího bloku 6 a se skupinovou obousměrnou stykovou svorkou 55 přerušovacího bloku 2· První přerušovací vstup 51 přerušovacího bloku 2 3^e spojen s přerušovacím výstupem 24 komunikačního bloku 2.The bi-directional mating terminal 11 of the microprocessor block 2 is coupled to the bi-directional mating terminal 22 of the communication block 2, the bi-directional mating terminal 31 of the two-port memory 3, the bi-directional mating terminal 42 of the control memory block 4 group is bidirectional junction terminal 55 of a switchgear unit 2 · first interrupt input 51 of a switchgear unit 2 ^e 3 connected to the chopper outlet 24 of the communication block 2.

Zapojení komunikačního řadiče pracuje takto: Dvoubránová paměť 3 komunikuje přes svoji skupinovou obousměrnou stykovou svorku 31 prostřednictvím lokální systémové sběrnice mikropočítačového bloku 2 přes jeho obousměrnou sdruženou stykovou svorku 11. Komunikace se druhým univerzálním procesorem systému se provádí přes obousměrnou skupinovou systémovou svorku 0/2 zapojení a přes skupinovou obousměrnou systémovou svorku 32 dvoubránové paměti 2· Přijímaná a vysílaná data přicházejí a odcházejí přes obousměrnou komunikační svorku 01 zapojení. Průběh komunikace se řídí komunikačním blokem 2· Při příjmu a vysílání dat komunikuje komunikační blok 2 ^s řídicím paměťovým blokem £ přes jeho vyžadovací vstup 21· Řídicí paměťový blok 2 generuje adresy a řídicí signály pro řízení, výběru nebo ukládání dat z a do dvoubránové paměti 2 bez zásahu mikroprocesorového bloku 2·The wiring of the communication controller works as follows: The two-port memory 3 communicates via its group bi-directional terminal 31 via the local system bus of the microcomputer block 2 via its bi-directional mating terminal 11. Communication with the second universal system processor via group bi-directional system terminal 32 of two-port memory 2 · Received and transmitted data arrives and exits via bi-directional communication terminal 01 wiring. Communication flow is controlled by communication block 2 · When receiving and transmitting data, communication block 2 communicates ^with control memory block 8 via its request input 21 · control memory block 2 generates addresses and control signals for controlling, selecting or storing data from and to dual gate 2 without microprocessor block 2 intervention ·

Ukončení přesunu dat se indikuje přes přerušovací výstup 43 řídicího paměťového bloku 4_ do druhého přerušovacího vstupu 52 přerušovacího bloku 2· Konec komunikační relace hlásí komunikační blok 2 přes přerušovací výstup 24 do prvního přerušovacího vstupu 51 přerušovacího bloku 2· Jsou-li přijatá data vložená do dvoubránové paměti 2 určena druhému procesoru systému, potom se přes obousměrnou skupinovou systémovou svorku 02 zapojení vydá signál žádosti druhému procesoru o převzetí připravených dat. Naopak když druhý procesor zapíše data do dvoubránové paměti 2 přes její skupinovou obousměrnou systémovou svorku 32, vydá dvoubránová paměť 2 ^na svém žádacím výstupu 33 signál přerušení, který přes třetí přerušovací vstup 53 přerušovacího bloku 2 způsobí přerušení.The end of the data transfer is indicated via interrupt output 43 of control memory block 4 to the second interrupt input 52 of interrupt block 2 · End of communication session reports communication block 2 via interrupt output 24 to first interrupt input 51 of interrupt block 2. memory 2 to the second system processor, then a bi-directional group system connection terminal 02 sends a request signal to the second processor to receive the prepared data. Conversely, when the second processor writes data to the two-port memory 2 via its group bi-directional system terminal 32, the two-port memory 2 outputs an interrupt signal ^at its request output 33 which causes an interrupt via the third interrupt input 53 of interrupt block 2.

Výsledný signál přerušení, způsobený některou z výše popsaných událostí se z přeruíov?,-The resulting interrupt signal, caused by any of the events described above, is interrupted.

čího výstupu 56 přerušovacího bloku 5 zavádí na přerušovací vstup 12 mikroprocesorového bloku i, kde způsobí příslušnou programovou obsluhu příslušného typu přerušení. Přerušeni se může vyvolat i z přerušovacího výstupu 63 časovacího bloku 6 v případě vzniku tzv. klidu na vedeni, kdy se signalizuje porucha vedeni do čtvrtého přerušovacího vstupu 54 přerušovacího bloku 5. Tento stav se vyhodnotí v časovacím bloku 6, který přes svoji skupinovou obousměrnou stykovou svorku 61 může být naprogramován na měření různě dlouhých časových intervalů podle typu provozu. Pokud z vedení docházejí přes řídicí vstup 62 do časovacího bloku 6 impulsy indikující správný provoz, potom se přerušovací signál nevydává. V případě poruchy vedení se na přerušovacím výstupu 63 časovacího bloku 6 signál přerušení vydá.The output 56 of the interruption block 5 feeds to the interruption input 12 of the microprocessor block 1, where it causes the respective program operation of the respective type of interruption. An interrupt can also be triggered from interrupt output 63 of timing block 6 in the event of a so-called line idle condition, which signals a line fault to the fourth interrupt input 54 of interrupt block 5. This condition is evaluated in timing block 6 which via its group bi-directional contact terminal. 61 can be programmed to measure different lengths of time depending on the type of operation. If pulses indicating correct operation are received from the line via control input 62 to timing block 6, then the interrupt signal is not given. In the event of a line fault, an interrupt signal is output at the interrupt output 63 of timing block 6.

Vynálezu se využije v automatizační technice při stavbě výkonných víceprocesorových či vícepočitačových systémů a ve všech případech, kdy se má výkonný komunikační procesor podílet o činnost s dalším univerzálním procesorem.The invention will be used in automation technology to build powerful multiprocessor or multiprocessor systems, and in all cases where a powerful communications processor is to be involved with another universal processor.

Claims

SUBJECT OF THE INVENTION

Communication processor wiring, characterized in that the bi-directional communication terminal (01) of the connection is connected to a group bi-directional communication terminal (21) of the communication block (2), whose request output (23) is connected to the request input (41) of the control memory block ( 4), whose interrupt output (43) is coupled to a second interrupt input (52) of the interrupt block (5), the third interrupt input (53) of which is coupled to the request output (33) of the dual gate memory (3); (32) is connected to a bidirectional group system terminal (02) of the circuit, whose control terminal (03) is coupled to the control input (62) of the timing block (6), whose interrupt output (63) is coupled to the fourth interrupt input (54) interruption block (5), the interruption output (56) of which is connected to the interruption input (12) of the microprocessor block (1), whose bi-directional association The interconnected terminal (11) is connected to the group bi-directional contact terminal (22) of the communication block (2), to the group bi-directional contact terminal (31) of the two-port memory (3), to the bi-directional contact associated terminal , with a group bi-directional contact terminal (61) of the timing block (6) and a group bi-directional contact terminal (55) of the interrupt block (5), the first interrupt input (51) of which is connected to the interrupt output (24) of the communication block (2).