CS251559B1

CS251559B1 - Asynchronous interruption requests' priority evaluation connection

Info

Publication number: CS251559B1
Application number: CS833467A
Authority: CS
Inventors: Jan Zelezny; Vaclav Chalupsky; Galina Dvorakova; Radim Suchy; Jiri Vesely; Jaroslav Svejstil
Original assignee: Jan Zelezny; Vaclav Chalupsky; Galina Dvorakova; Radim Suchy; Jiri Vesely; Jaroslav Svejstil
Priority date: 1983-05-18
Filing date: 1983-05-18
Publication date: 1987-07-16
Also published as: CS346783A1

Abstract

Zapojení je určeno pro počítačové systémy, pracující v reálném čase, číslicově řízené měřicí ústředny apod. Řeší optimální vztah mezi dobou vyhodnocení a množstvím potřebného materiálu. Zapojení sestává z n dvoustupňových posuvných registrů pro vyhodnocení priority n vzájemně asynchronních přerušovacích požadavků. Požadavky jsou zachycovány v prvních stupních posuvných registrů, jejichž vstupy se vzápětí zablokují a dochází k vynulování všech prvních stupňů posuvných registrů, až na první stupeň s nejvyšší prioritou. Takto ustálený stav prvních stupňů se pak přenese do druhých stupňů posuvných registrů. Zapojení je použitelné do 20 až 30 požadavků a pro doby vyhodnocení delší než 50 až 60 ns.Wiring is for computer systems real-time, numerically controlled exchanges, etc. It solves the optimal relationship between evaluation time and the amount of material needed. The wiring consists of n two-stage wiring shift registers for priority evaluation n mutually asynchronous interrupt requests. Requirements are captured in the first degrees of shift registers whose inputs they are then blocked and zeroed all the first stages of the shift registers, up to to the first level with the highest priority. Thus the steady state of the first stages is then transmitted to the second stages of the shift registers. Engagement Applicable to 20 to 30 requirements and for evaluation periods longer than 50 to 60 ns.

Description

Vynález se týká zapojení pro vyhodnocení priority asynchronních přerušovacích požadavků, kde vyhodnocení priority je aktivováno vznikem přerušovacího požadavku.The invention relates to a circuit for evaluating the priority of asynchronous interrupt requests, wherein the priority evaluation is activated by the origin of the interrupt request.

Známá zapojení využívají např. periodických čítačů nebo posuvných registrů k postupnému ohmatávání vstupních přerušovacích požadavků. V případech, kdy se respektuje pouze časový faktor priority, jsou vstupní svorky vyhodnocovacího obvodu ohmatávány periodicky a ohmatávání je zastaveno v okamžiku zjištění aktivity na první z ohmatávaných vstupních svorek.Known connections use, for example, periodic counters or shift registers to gradually sense input interruptions. In cases where only the priority time factor is respected, the input terminals of the evaluation circuit are palpated periodically and the palpation is stopped when activity is detected on the first of the palpated input terminals.

V případech, kdy je nutno pro více současně aktivních přerušovacích požadavků navíc rozhodnout na základě priority polohové, spouští se ohmatávání vstupních svorek teprve v okamžiku výskytu alespoň jednoho přerušovacího požadavku na vstupní svorce vyhodnocovacího obvodu, a. to·vždy ž definované výchozí polohy. Ve všech známých případech je při malém počtu, cca 2 až 5 vyhodnocovaných požadavků obvodové řešení vyhodnocovacího aparátu materiálově náročnější, při vyšších počtech vyhodnocovaných přerušovaných požadavků, cca nad 6 dosahuje se delších časů potřebných k vyhodnocení.In addition, in cases where it is necessary to decide positionally for several concurrently active interruption requests, the input terminal palpation is only triggered when at least one interruption request occurs at the input terminal of the evaluation circuit, namely a defined starting position. In all known cases, with a small number of approximately 2 to 5 evaluated requirements, the peripheral solution of the evaluation apparatus is more materially demanding, with higher numbers of evaluated intermittent requirements, about 6 are achieved longer evaluation times.

. S'menšími materiálovými nároky, vzniklými úsporou přepojovacího mechanismu a s minimální časovou ztrátou, nezávislou na· počtu zpracovávaných přerušovacích požadavků řeší tento problém zapojení podle.vynálezu, kteřě.sestává ze- dvou až n posuvných registrů, každého pro zpracování jednoho přerušovacího požadavku a pro všechny přerušovací požadavky společného vyhodnocovacího obvodu, registrujícího vyhodnocení priority a řídicího proces vyhodnocení. Každý z posuvných registrů sestává z· blokovacího hradla, na jehož první vstup je připojena vstupní svorka, určená k přivedení přerušovacího požadavku, přičemž všechny druhé vstupy blokovacích hradel jsou vzájemně propojeny a připojeny k výstupu negátoru, jehož vstup je spojen s výstupem součtového hradla a vstupem zpoždovacího obvodu, jehož výstup je spojen se všemi hodinovými vstupy druhých stupňů posuvných registrů, tvořených klopnými obvody typu D.. With fewer material demands due to switching mechanism savings and minimal time loss, independent of the number of interrupt requests being handled, the wiring problem of the invention consists of two to n shift registers, each for processing one interrupt request and for all interruption requirements of the common evaluation circuit, the priority evaluation register and the evaluation control process. Each of the shift registers consists of a blocking gate, the first input of which is coupled to an input terminal intended to provide an interruption request, wherein all the second inputs of the blocking gate are interconnected and connected to the negator output whose input is connected to the summing gate output and input. a delay circuit, the output of which is connected to all clock inputs of the second stages of shift registers consisting of D-type flip-flops.

Výstupy klopných obvodů typu D jsou pak výstupními svorkami pro výsledné vyhodnocení priority přerušovacích požadavků. Jejich příslušné vstupy D a R jsou v každém z posuvných registrů spojeny a připojeny k výstupu posuvnému registru příslušnému klopnému obvodu typu tvořícímu první stupeň posuvného registru. Dále jsou tyto spojeny k jednomu ze vstupů součtového hradla a vstup S každého klopného obvodu typu R-S je připojen k výstupu příslušného blokovacího hradla a první vstup R každého klopného obvodu typu R-S je spojen s příslušnou svorkou pro přivedení přerušovacího požadavku. Každý další klopný obvod typu R-S má oproti předchozímu navíc další vstup R, spojený jednak s výstupem n-1 klopného obvodu typu R-S, jednak s odpovídajícími vstupy R všech následujících klopných obvodů typu R-S.The outputs of the D-type flip-flops are the output terminals for the resulting priority evaluation of the interruption requirements. Their respective inputs D and R are connected in each of the shift registers and connected to the output of the shift register to the respective flip-flop of the type constituting the first stage of the shift register. Further, they are connected to one of the summation gate inputs and the input S of each R-S flip-flop is connected to the output of the respective blocking gate, and the first input R of each R-S flip-flop is connected to the respective terminal to make an interrupt request. Each additional R-S flip-flop has, in addition to the previous R-S flip-flop, an additional R input connected to the output of the n-1 R-S flip-flop and to the corresponding R inputs of all subsequent R-S flip-flops.

Zapojením podle vynálezu se dosáhne toho, že potřeba materiálu je úměrná množství zpracovávaných přerušovacích požadavků, pomineme-li společný vyhodnocovací obvod který tvoří méně než dvě pouzdra běžných integrovaných obvodů. Další účinek zapojení se projeví v tom, že doba, potřebná pro zpracování přerušovacího požadavku odpovídá průchodu osmi logickými stupni a neprodlužuje se v závislosti na počtu vyhodnocovaných přerušovacích požadavků.The circuitry according to the invention achieves that the material requirement is proportional to the amount of interruption requirements to be handled, apart from a common evaluation circuit which constitutes less than two housings of conventional integrated circuits. A further effect of the circuitry is that the time required to process the interrupt request corresponds to the passage of eight logical stages and does not increase depending on the number of interrupt requests being evaluated.

Na přiloženém výkresu je znázorněno zapojení podle vynálezu.The attached drawing shows the circuit according to the invention.

Zapojení sestává z n-1 posuvných registrů, přičemž n-1 je počet zpracovávaných přerušovacích požadavků, a z jednoduchého společného vyhodnocovacího obvodu 1^ Každý z posuvných registrů 2 až N je tvořen v prvním stupni klopným obvodem typu R-S 212 až N12 a ve druhém stupni klopným obvodem typu D 213 až N12. Výstupy všech prvních stupňů posuvných registrů jsou připojeny k jednotlivým vstupům součtového hradla 12 a jeho výstup je přes zpoždovací obvod zapojen k hodinovým vstupům všech druhých stupňů posuvných registrů. Výstup součtového hradla 12 je rovněž přes negátor 11 připojen na druhé vstupy všech blokovacích hradel 211 až Nil.The circuit consists of n-1 shift registers, where n-1 is the number of interruption requests to be processed, and a simple common evaluation circuit 1. Each shift register 2 to N consists of a RS 212 to N12 type flip-flop in the first stage circuit type D 213 to N12. The outputs of all the first stages of the shift registers are connected to the individual inputs of the summing gate 12 and its output is connected via a delay circuit to the clock inputs of all the second stages of the shift registers. The output of the summing gate 12 is also connected via the negator 11 to the second inputs of all blocking gates 211 to N11.

Blokovací hradla 211 až Nil prvních stupňů všech posuvných registrů jsou v klidovém stavu otevřena a umožňují průchod příchozího přerušovacího požadavku ze vstupních svorek 212¹až Nl2¹ do příslušných prvních stupňů posuvných registrů 2 až N. V tomto okamžiku dojde k uza3 vřeni všech blokovacích hradel, protože výstupy všech prvních stupňů posuvných registrů jsou vedeny na součtové hradlo 12, jehož výstup přes negátor 11 tato blokovací hradla uzavře. Pokud by ve stejném okamžiku bylo přivedeno na vstupní svorky více přerušovacích požadavků současně, vybudí se současně první stupně více posuvných registrů. Po uzavření blokovacích hradel dojde pak k vyhodnocení priority tím způsobem, ze každý z prvních stupňů posuvných registrů při svém vybuzení nuluje všechny vstupně s nižší prioritou. Po zpoždění signálu ze součtového hradla 12 přes zpoždovací obvod 13, určenému k uklidnění stavu prvních stupňů posuvných registrů přepíše se pak úspěšný přerušovací požadavek do druhého stupně příslušného posuvného registru a tím pronikne na jednu z výstupních svorek 214 až N14 zapojení, odkud je veden k dalšímu zpracování.The blocking gate 211 to Nil first stages of shift registers are normally open and allow the passage of the incoming interrupt request input terminal 212 ¹ through NL2 ¹ to respective first stages of the shift registers 2 through N. At this point, the boiling uza3 of locking gates, since the outputs of all the first stages of the shift registers are routed to the summing gate 12, whose output via the negator 11 closes the blocking gates. If, at the same time, multiple interruption requests were applied to the input terminals at the same time, the first stages of the multiple shift registers are excited simultaneously. After closing the blocking gates, the priority is then evaluated in such a way that each of the first stages of the shift registers resets all inputs with a lower priority when they are excited. After delaying the signal from the summing gate 12 through the delay circuit 13 intended to calm the state of the first stages of the shift registers, the successful interruption request is then rewritten to the second stage of the corresponding shift register and thereby penetrates one of the output terminals 214 to N14. treatment.

Zapojení podle vynálezu je obzvláště vhodné v číslicových elektronických systémech, pracujících v reálném čase, případně v měřicích ústřednách apod.The circuitry according to the invention is particularly suitable in real-time digital electronic systems, possibly in data loggers and the like.

Claims

SUBJECT OF THE INVENTION

Priority asynchronous interruption request evaluation circuit, consisting of two to n shift registers, each for one interruption request and for all common register circuit shift registers, each of the shift registers consisting of a first-stage RS flip-flop and a D-type flip-flop. second step, characterized in that each RS flip-flop (212 to N12) is provided with n-1 reset inputs, the last incrementing input being connected to the output of the RS flip-flop n-1 (212 to N12) and positionally matching the inputs of all subsequent RS (212 to N12) flip-flops and one of the summing gate inputs (12), and each first reset input of each RS (212 to N12) flip-flop is connected to the first input of its blocking gate (211 to Nil) ) and the respective input terminal (212 'to N12') and each output the blocking gate (211 to N11) is coupled to the drive input of its respective RS-type flip-flop (212 to N12) and the output of each RS-type flip-flop (212 to N12) is simultaneously connected to the control and reset input of the relevant D-type flip-flop. 213 to N13 (where the D-type flip-flop outputs (213 to N13) form the output terminals (214 to N14) and all the D-type flip-flop clock inputs (213 to N13) are connected and connected to the delay circuit output (13), the input of which is connected both to the output of the summing gate (12) and to the input of the negator (11), the output of which is connected to all other inputs of the blocking gates (211 to Nil); a further summing gate input (12).