JPH01286620A - N-ary counter circuit - Google Patents
N-ary counter circuitInfo
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- JPH01286620A JPH01286620A JP63116591A JP11659188A JPH01286620A JP H01286620 A JPH01286620 A JP H01286620A JP 63116591 A JP63116591 A JP 63116591A JP 11659188 A JP11659188 A JP 11659188A JP H01286620 A JPH01286620 A JP H01286620A
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- 230000000644 propagated effect Effects 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 15
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- 230000000694 effects Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はn進カウンタに関し、特にその値nを検出して
カウンタをリセットし、次段への桁上げを行うn進カウ
ンタに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an n-ary counter, and particularly to an n-ary counter that detects the value n, resets the counter, and carries it to the next stage.
2の累乗ではなく、必ずしも同一ではないn進カウンタ
を複数個直列に接続し、本来のクロック信号以外の非同
期の信号から素子の伝搬遅延時間によりワンショットの
クロック信号を作り、本来のクロック以外に非同期にも
カウントアツプできる従来のn進アップカウンタの等価
回路図を第2図に示す。By connecting multiple n-ary counters in series, which are not powers of 2 and not necessarily the same, a one-shot clock signal is created from an asynchronous signal other than the original clock signal using the propagation delay time of the element, and FIG. 2 shows an equivalent circuit diagram of a conventional n-ary up counter that can count up asynchronously.
1番目のnl進カウンタ3の値が(nt 1)で、非
同期のクロック信号2が入力された場合、(nt 1
)からnlにカウントアツプされ、それをnl検出回路
4により検出したn1進カウンタ3のリセット信号61
と次段への桁上げ信号51をRSラッチにより発生する
。1番目及び2番目のカウンタ3及び8の値が(nt
1)。If the value of the first nl counter 3 is (nt 1) and the asynchronous clock signal 2 is input, (nt 1
) is counted up to nl, and the nl detection circuit 4 detects the reset signal 61 of the n1 counter 3.
and a carry signal 51 to the next stage are generated by the RS latch. The values of the first and second counters 3 and 8 are (nt
1).
(nz 1)であった場合、まず、1番目のカウンタ
3が前述した動作をして発生した桁上げ信号51により
、2番目のカウンタ8も同様に値n2を検出してリセッ
ト信号62及び桁上げ信号52を発生する。(nz 1), the first counter 3 operates as described above and generates a carry signal 51, and the second counter 8 similarly detects the value n2 and outputs the reset signal 62 and digit. A raise signal 52 is generated.
m段直列に接続された場合も同様に、1番目のカウンタ
から順次自分自身のリセット信号と次段への桁上げ信号
を発生していく。非同期のカウント信号も、本来のクロ
ック信号とは非同期であるので、元となる信号を素子の
伝搬遅延時間を用いて信号を作り、本来のクロック信号
と同じ経路を用いてカウンタをカウントアツプさせ、次
段への桁上げ信号を出力していた。Similarly, when m stages are connected in series, the first counter sequentially generates its own reset signal and a carry signal to the next stage. Since the asynchronous count signal is also asynchronous with the original clock signal, the signal is created using the propagation delay time of the element from the original signal, and the counter is counted up using the same path as the original clock signal. It was outputting a carry signal to the next stage.
上述した従来のn進カウンタでは、1個のカウンタにつ
いて次段への桁上げ信号は、そのカウンタに入ったクロ
ック信号の幅からカウンタの桁上げを完了してn検出回
路を通り、RSラッチに入力されるまでに通る素子の伝
搬遅延時間の和を差引いた信号幅となる。すなわち、本
来のクロック信号とは別に、非同期にカウントする際、
1番目のカウンタに入力される非同期のカウント信号幅
から桁上げの伝搬する各カウンタの伝搬遅延時間の総和
を差引いたカウント信号幅が最終段から出力されること
になる。従って、最終段まで確実に桁上げを行うために
は、1番目のカウント信号幅を充分に長くする必要があ
る。In the above-mentioned conventional n-ary counter, the carry signal for one counter to the next stage completes the carry of the counter based on the width of the clock signal that has entered the counter, passes through the n-detection circuit, and enters the RS latch. This is the signal width obtained by subtracting the sum of the propagation delay times of the elements that the signal passes through before being input. In other words, when counting asynchronously, separate from the original clock signal,
The final stage outputs a count signal width obtained by subtracting the sum of the propagation delay times of each counter in which a carry propagates from the asynchronous count signal width input to the first counter. Therefore, in order to reliably carry up to the final stage, it is necessary to make the first count signal width sufficiently long.
しかし、そのカウント信号幅は素子の伝搬遅延時間によ
り決定されているため、素子の製造バラツキや特性バラ
ツキにより有効信号幅が変動してしまい、確実に桁上げ
が伝搬しない可能性があるという欠点をもつ。However, since the count signal width is determined by the propagation delay time of the elements, the effective signal width fluctuates due to variations in the manufacturing and characteristics of the elements, resulting in the disadvantage that the carry may not propagate reliably. Motsu.
本発明のn進カウンタ回路の構成は、2の累乗ではない
値nを検出し、カウンタをリセットして次段への桁上げ
信号発生を行うn進カウンタで、前記値nが必ずしも同
一でないn進カウンタを複数個直列接続し、本来のクロ
ック信号あるいはそれ以外の非同期の信号のどちらでも
カウントするカウンタにおいて、そのカウンタ値(n−
1)を検出した非同期のカウント信号あるいはそのカウ
ンタ値nを検出した信号のどちらでもカウンタをリセッ
トし、次段への桁上げ信号を出力するような論理回路を
組み合わせた事を特徴とする。The configuration of the n-ary counter circuit of the present invention is an n-ary counter that detects a value n that is not a power of 2, resets the counter, and generates a carry signal to the next stage, and the n-ary counter circuit detects a value n that is not a power of 2, resets the counter, and generates a carry signal to the next stage. In a counter in which multiple counters are connected in series and count either the original clock signal or other asynchronous signals, the counter value (n-
The counter is reset by either the asynchronous count signal detected in 1) or the signal detected by the counter value n, and a logic circuit is combined to output a carry signal to the next stage.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例の等価回路図であり、1は本
来のクロック信号、2は素子の伝搬遅延時間を基に作ら
れた非同期のカウント信号、3はnl進アップカウンタ
、4はn1検出回路、5は(n+ 1)検出回路、6
1及び62はカウンタリセット信号、71及び72は次
段への桁上げ信号、8はn2進カウンタ、9はn2検出
回路、10は(nz 1)検出回路、11は非同期の
カウント信号とn検出信号のどちらででもカウンタリセ
ット信号及び次段への桁上げ信号を出力するよう組み合
わせた論理回路である0本発明の実施例を第1図に従い
説明する。FIG. 1 is an equivalent circuit diagram of an embodiment of the present invention, in which 1 is the original clock signal, 2 is an asynchronous count signal created based on the propagation delay time of the element, 3 is an nl up counter, and 4 is n1 detection circuit, 5 is (n+1) detection circuit, 6
1 and 62 are counter reset signals, 71 and 72 are carry signals to the next stage, 8 is an n binary counter, 9 is an n2 detection circuit, 10 is a (nz 1) detection circuit, and 11 is an asynchronous count signal and n detection An embodiment of the present invention, which is a logic circuit that is combined so as to output a counter reset signal and a carry signal to the next stage with either signal, will be described with reference to FIG.
ここでは、n1進カウンタ3を1番目のカウンタ、n2
進カウンタ8を2番目のカウンタと呼ぶことにする。Here, n1 counter 3 is the first counter, n2
The advance counter 8 will be referred to as the second counter.
1番目のカウンタ3が値(nt 1 )の時、まず本
来のクロック信号1が入力された場合の動作をみていく
、クロック信号1が入力されると、1番目のカウンタ3
はカウントアツプしてカウント値n1となる。これをn
l検出回路4により検出してカウンタをリセットし、次
段への桁上げ信号71を出力する0次に、カウンタ値(
nl)で非同期のカウント信号2が入力されたとする。First, let's look at the operation when the original clock signal 1 is input when the first counter 3 has the value (nt 1 ).When the clock signal 1 is input, the first counter 3
is counted up and becomes the count value n1. This is n
The counter value (
Suppose that an asynchronous count signal 2 is inputted at (nl).
値nlは既に(nt 1)検出回路5で検出されてお
り、カウント信号が入力されるとすぐにカウンタを初期
値にリセットして次段への桁上げ信号を出力する。2段
目のカウンタについても1段目と同様に動作して次段へ
の桁上げ信号72を発生する。The value nl has already been detected by the (nt 1) detection circuit 5, and as soon as the count signal is input, the counter is reset to the initial value and a carry signal to the next stage is output. The second stage counter also operates in the same manner as the first stage and generates a carry signal 72 to the next stage.
本実施例をあらためて従来の技術と比較しながら第1図
に従い説明していく、第1図で、1番目のカウンタにつ
いて見ていくと、非同期のカウント信号が入力されて値
(nx 1)がnlになり、n1検出がされてカウ
ンタリセットと次段への桁上げ信号が出力されるまでに
信号の通過した素子の伝搬遅延時間との和をカウント信
号から差引いた信号幅が次段のカウント信号幅となるが
、本実施例では、値(nt 1)を検出するため、そ
の状態で、非同期カウント信号待ちとなる。ここで、カ
ウント信号が入力されると、その信号が直接カウンタを
リセットして次段への桁上げ信号となる。したがって、
従来の技術では、n1進力ウンタ+nl検出回路、リセ
ット/桁上げ発生回路をカウント信号が伝搬しな伝搬遅
延時間分カウント信号幅が小さくなっていたが、本実施
例では、リセット/桁上げ発生回路の伝搬遅延時間のみ
小さくなることがわかる。This embodiment will be explained again with reference to FIG. 1 while comparing it with the conventional technology. In FIG. 1, if we look at the first counter, an asynchronous count signal is input and the value (nx 1) is The signal width of the next stage is the signal width obtained by subtracting the sum of the propagation delay time of the elements through which the signal passes until nl is detected, the counter is reset, and a carry signal to the next stage is output from the count signal. However, in this embodiment, since the value (nt 1) is detected, an asynchronous count signal is waited in that state. Here, when a count signal is input, the signal directly resets the counter and becomes a carry signal to the next stage. therefore,
In the conventional technology, the count signal width was reduced by the propagation delay time during which the count signal did not propagate through the n1 base counter + nl detection circuit and the reset/carry generation circuit. It can be seen that only the propagation delay time of the circuit becomes smaller.
以上説明したように本発明は、カウンタの桁上げ発生値
直前の値(n−1)検出回路と、非同期カウント信号と
、n検出回路出力値のどちらかでカウンタをリセットし
次段への桁上げ信号を出力するよう組み合わせた論理回
路を従来のn進カウンタに追加することにより、複数個
直列に接続されたn進カウンタにおいて、非同期カウン
ト信号をより確実に伝搬できる効果がある。As explained above, the present invention resets the counter using either the value (n-1) detection circuit immediately before the carry occurrence value of the counter, the asynchronous count signal, or the output value of the n detection circuit, and transfers the digit to the next stage. By adding a logic circuit combined to output a rising signal to a conventional n-ary counter, an asynchronous count signal can be propagated more reliably in a plurality of n-ary counters connected in series.
第1図は本発明の一実施例の等価回路図、第2図は従来
のn進カウンタの等価回路図である。
1・・・本来のクロック信号、2・・・非同期のカウン
ト信号、3・・・nl進カウンタ、4・・・nl検出回
路、5・・・nl−1検出回路、61.62・・・カウ
ンタリセット信号、71.72・・・次段への桁上げ信
号、8・・・n2進カウンタ、9・・・n2検出回路、
10・・・n2−1検出回路、11・・・論理回路。FIG. 1 is an equivalent circuit diagram of an embodiment of the present invention, and FIG. 2 is an equivalent circuit diagram of a conventional n-ary counter. 1... Original clock signal, 2... Asynchronous count signal, 3... NL counter, 4... NL detection circuit, 5... NL-1 detection circuit, 61.62... Counter reset signal, 71.72...Carry signal to next stage, 8...n binary counter, 9...n2 detection circuit,
10... n2-1 detection circuit, 11... logic circuit.
Claims (1)
して次段への桁上げ信号発生を行うn進カウンタで、前
記値nが必ずしも同一でないn進カウンタを複数個直列
接続し、本来のクロック信号あるいはそれ以外の非同期
の信号のどちらでもカウントするカウンタにおいて、そ
のカウンタ値(n−1)を検出した非同期のカウント信
号あるいはそのカウンタ値nを検出した信号のどちらで
もカウンタをリセットし、次段への桁上げ信号を出力す
るような論理回路を組み合わせた事を特徴とするn進カ
ウンタ回路。This is an n-ary counter that detects a value n that is not a power of 2, resets the counter, and generates a carry signal to the next stage.It is a n-ary counter that detects a value n that is not a power of 2, resets the counter, and generates a carry signal to the next stage. In a counter that counts either a clock signal or other asynchronous signal, the counter is reset by either the asynchronous count signal that detected the counter value (n-1) or the signal that detected the counter value n, and then An n-ary counter circuit characterized by a combination of logic circuits that output carry signals to stages.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63116591A JPH01286620A (en) | 1988-05-13 | 1988-05-13 | N-ary counter circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63116591A JPH01286620A (en) | 1988-05-13 | 1988-05-13 | N-ary counter circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01286620A true JPH01286620A (en) | 1989-11-17 |
Family
ID=14690931
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63116591A Pending JPH01286620A (en) | 1988-05-13 | 1988-05-13 | N-ary counter circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01286620A (en) |
Cited By (2)
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JP2008289179A (en) * | 2001-03-13 | 2008-11-27 | Ecchandesu:Kk | Interlocked counter and interlocking apparatus |
JP2018160817A (en) * | 2017-03-23 | 2018-10-11 | セイコーエプソン株式会社 | Counter circuit, measuring device, and physical quantity sensor |
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JPS61196741U (en) * | 1985-05-31 | 1986-12-08 |
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1988
- 1988-05-13 JP JP63116591A patent/JPH01286620A/en active Pending
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