CS245892B1

CS245892B1 - Self-testing logical circuit for checking of one code from eight

Info

Publication number: CS245892B1
Application number: CS325185A
Authority: CS
Inventors: Viliam Rabara
Original assignee: Viliam Rabara
Priority date: 1985-05-06
Filing date: 1985-05-06
Publication date: 1986-10-16

Abstract

Obvod patří do odboru výpočtové) techniky a rieši samotestovatelný logický obvod pre kontrolu kódu 1 z 8. Podstata obvodu je v tom, že má štruktúrne logická schému, pozostávajúcu zo 4 logických úrovní, z ktorých prvé dve logické úrovně tvoria súčtové logické členy, tretiu úroveň tvoria súčinové členy a štvrtú úroveň tvoria súčtové logické členy. Pre realizáciu štruktúrnej schémy je potřebných 15 logických členov a celkový počet vstupov týchto logických členov je 36. Obvod má široké uplatnenie pri konstrukci! časti počítačov ako sú zbernice, kontrola prerušovacieho systému, sekvenčně automaty s detekciou porúch, převodníky medzi kódmi, přenos dát medzi časťami počítača atd.Circuit belongs to the department of computing) and solves a self-assembly logic circuit Code Check 1 of 8 The essence of the circuit is that it is structural a logical scheme consisting of 4 logical levels, of which the first two logical levels are sum logic members the third level consists of product members and the fourth level consists of total logical members. For a structural scheme is needed 15 logical members and total number of these logical members is 36. The circuit is widely used in construction! parts of computers like buses interrupt system check, sequentially fault detection machines, converters between codes, data transfer between parts computer etc.

Description

Vynález sa týká samo testovatelného logického obvodu pre kontrolu kódu 1 z 8, ktorý má 8 dvojhodnotových vstupných premenných a 2 výstupné prem-emné.The invention relates to a self-testable logic circuit for checking code 1 of 8 having 8 two-valued input variables and 2 output variables.

Doteraz známe zapojenia samotestovatel'ných logických obvodov pre kontrolu kódu 1 z 8 sú následovně. S použitím samotestova-telného kontrolného obvodu pre kód 3 zo 6, na vstup ktorého- musí byť připojený logický obvod pre přechod kódu 1 z 8 na kód 3 zo 6. Počet vstupov všetkých logických členov příslušného kódu je 62. Ďalej je to kaskádně zapojenie, kde je použitý jeden samotestovatelný logický obvod a jeden kaskádně přepojený obvod, pričom počet logických úrovní je 6, počet vstupov logických členov je 44 a počet samlo-tných logických členo-v- je 20. Ďalej je to trojúrovňo-vý samotestovatelný logický obvod kódu 1 z 8, ktorý má 48 vstupov logických členov -a jeho autor je Izaxa.The hitherto known connections of self-testable logic circuits for checking code 1 of 8 are as follows. Using a self-testing control circuit for code 3 of 6, the input of which must be a logic circuit for switching code 1 of 8 to code 3 of 6. The number of inputs of all logic members of the code in question is 62. where one self-testable logic circuit and one cascaded circuit is used, the number of logic levels being 6, the number of logic element inputs being 44 and the number of self-logic logic elements being 20. Furthermore, it is a three-level self-testable logic circuit code 1 out of 8, which has 48 logical member inputs -and its author is Izaxa.

Nevýhody týchto, riešení sú v-o ve-Iko-m počte logických úrovní spósobujúci-ch velké onesko-renie, pričom aj nerovnoměrnost štruktúry má za následok, že onesk-orenie oboch výstupných premenných je rožne.The disadvantages of these solutions are the large number of logical levels causing a large delay, and even the unevenness of the structure results in a delay in the two output variables.

Uvedené nevýhody odstraňuje samotestovatelný logický obvod pre kontrolu kódu 1 z 8 pozostávajúci zo štyroch logických úro-vní podl'a vynálezu, ktorého podstata je v tom, že prvá vstupná svorka je připojená na třetí vstup štvrtého súčinového logického člena a na prvý vstup druhého súčino-vého logického člena, druhá vstupná svorka je připojená na druhý vstup prvého súčinového logického člena a na druhý vstup prvého súčino-vého- logického člena a na druhý -vstup šiesteho súčto-vého logického člena, tretia vstupná svorka je připojená na druhý vstup druhého súčtového- logického člena a na prvý vstup siedmeho- súčtového logického- člena, štvrtá vstupná svorka je připojená na třetí vstup prvého súčtového- logického člena a na druhý vstup ósmeh-o súčtového logického člena, plata vstupná svorka je připojená na prvý -vstup prvého súčto-vého logického- člena a -na druhý vstup piateho súčtového logického čle-na, šiesta vstupná svorka je připojená na dru-hý vstup siedmeho súčtového logického člena a na prvý vstup tretieho súčtového logického člena, siedma vstupná svorka je připojená na, prvý vstup šiesteho súčtového logického člena a na druhý vstup tretieho súčtového logického člena, osma vstupná svorka je připojená na druhý vstup štvrtého súčtového logického člena a na, třetí vstup tretieho súčtového logického člena, p-ričom výstup prvého súčto-vého logického člena je -připojený na prvý vstup štvrtého súčtového logického člena a na třetí vstup siedmeho súčtového logického člena, pričom výstup druhého súčtového logického- člena je připojený na třetí vstup šiesteho súčtového logického člena a -na prvý vstup osmého súčtového logického člena pričom výstup tretieho súčtového logického- čle-na je připojený na prvý vstup piateho súčtového logického člena a ,na druhý vstup štvrtého súčinového logického člena, pričo-m výstup štvrtého súčto-vého logického člena je prk pojený na prvý vstup prvého súčino-vého logického člena a na prvý vstup štvrtého súčinového logického člena, pričom výstup piateho súčtového logického člena je pripo-je-ný na prvý vstup druhého súčtovéh-o- logického člena a n-a druhý vstup tretieho súčtového logického člena, pričom, výstup šiesteho súčtového logického člena je připojený na druhý vstup prvého súčinového logického člena a na prvý vstup tretieho súčinového logického člena, pričom výstup siedmeho súčtového logického člena je připojený na druhý vstup druhého súčinového logického člena a na prvý vstup piateho súčinového logického člena, pričom výstup osmého súčtového logického člena je pripo- , je-ný na druhý vstup piateho súčino-vého logického člena, pričom výstup prvého súčinového logického čle-na je připojený na prvý vstup deviatebo súčtového logického člena a výstup druhého súčinového logického člena je připojený na druhý vstup deviateho súčtového logického- člena, ktorého výstup je připojený na prvú výstupnú svorku, pričom výstup tretieho súčinového logického člena je připojený na prvý vstup desiateho súčtového logického člena, výstup štvrtého súčinového logického člena je připojený na. druhý vstup desiateho súčto-vého l-ogickéh-o člena a výstup piateho súčinového- logického člena je připojený na třetí vstup desiateho súčtovéh-o logického člena, ktorého výstup je připojený na druhů výstupnú svorku.The above-mentioned disadvantages are overcome by a self-testable logic control circuit 1 of 8 consisting of four logical levels according to the invention, which is characterized in that the first input terminal is connected to the third input of the fourth product logic element and to the first input of the second product. second input terminal is connected to the second input of the first product logic member and to the second input of the first product logic member and to the second input of the sixth sum logic member, the third input terminal is connected to the second input of the second summation logic member. the fourth input terminal is connected to the third input of the first summation member and to the second input of eight summation logic, the input terminal is connected to the first input of the first summation logic member. logical-member and -the second input of the fifth sum The sixth input terminal is connected to the second input of the seventh sum logical member and to the first input of the third sum logical member, the seventh input terminal is connected to the first input of the sixth sum logical member and to the second input of the third sum logical member. , the eight input terminal is connected to the second input of the fourth sum logic and to the third input of the third sum logic, the output of the first sum logic member is connected to the first input of the fourth sum logic and to the third input of the seventh sum logic. the output of the second sum logical member is connected to the third input of the sixth sum logical member and to the first input of the eighth sum logical member, the output of the third sum logical member is connected to the first input of the fifth sum logical member and, to d a fourth input of the fourth product logic member, the output of the fourth product logic member being connected to the first input of the first product logic member and the first input of the fourth product logic member, the output of the fifth total logic member being connected to the first input of the second sum logical member and to the second input of the third sum logical member, wherein the output of the sixth sum logical member is connected to the second input of the first product logical member and to the first input of the third product logical member; is coupled to the second input of the second product logic member and to the first input of the fifth product logic member, the output of the eighth sum logic member being connected to the second input of the fifth product logic member, the output of the first product logic member j e connected to a first input of a ninth sum logical member and the output of a second product logic member is connected to a second input of a ninth sum logical member whose output is connected to a first output terminal, wherein the output of a third product logical member is connected to a first input , the output of the fourth product logic member is connected to. the second input of the tenth summation logic element and the output of the fifth product logic element are connected to a third input of the tenth summation logic element whose output is connected to a second output terminal.

Samotestovatelný lo-gický obvod pre kontrolu kódu 1 z 8 podlá vynálezu je oproti doteraz známým podobným zariadeniam výhodný preto, že vyžaduje iba 36 vstupov logických členov príslušnej štruktúrnej schémy a vyžaduje iba 15 logických členov pre realizáciu logickej schémy a vyžaduje 4 úro-vne logickej schémy. V dósledku toho sú pre realizáciu potřebné podstatné menšie náklady ako u doterajších riešení. Ďalej připojením jedného vstupu ,na úro-veň logickej 0 móže obvod slúžiť ako samotestovatelný obvod pře kontrolu kódu 1 z-o- 7, ktorý vyžaduje 33 vstupov logických členov.A self-test logic circuit for checking the code 1 of 8 according to the invention is advantageous over previously known similar devices because it requires only 36 logic members of the respective structural scheme and requires only 15 logic members to implement the logic scheme and requires 4 logic schemes. . As a result, substantial lower costs are required for implementation than prior solutions. Further, by connecting one input, at logic 0 level, the circuit can serve as a self-test circuit for checking code 1 of -7, which requires 33 logic element inputs.

Na pripojenom výkrese je znázorněný samotestovatelný lo-gický obvod pre kontrolu kódu 1 z 8. Tento obvod představuje reallzáciu štrukturálnej logickej schémy, ktorá je zostave-ná z členov logického súčtu: 11,A self-testable logic circuit for checking code 1 of 8 is shown in the attached drawing.

12, 13, 21, 22, 23, 24, 25, 41 a 42 & členov logického súčinu: 31 až 35.12, 13, 21, 22, 23, 24, 25, 41, and 42 & members of the logical product: 31 to 35.

Schéma pozostáva zo štyroch lo-gických úrovní č. I, II, III, IV. Cleny lo-gického súčtu 12, 22, 25, 41 majú dva vstupy a jeden výstup. Členy logického súčtu 11, 13, 21, 23,The scheme consists of four logical levels no. I, II, III, IV. The members of the logic sum 12, 22, 25, 41 have two inputs and one output. Members of logical sum 11, 13, 21, 23,

24, 42 majú tri vstupy a jeden výstup. Do logickej úrovně č. I patria členy logického súčtu 11, 12, 13. Vstupy člena logického súčtu 11 sú připojené na vstupné svorky 2, 4 a 5 a jeho výstup je připojený na vstup člena logického súčtu 21 a 24. Vstupy člena logického súčtu 12 sú připojené na vstupné svorky 1 a 3 a jeho výstup je připojený no vstup člena logického súčtu 23 a 25.24, 42 have three inputs and one output. To logical level no. I include the logical sum members 11, 12, 13. The inputs of the logical sum member 11 are connected to the input terminals 2, 4 and 5 and its output is connected to the input of the logical sum member 21 and 24. The inputs of the logical sum member 12 are connected to the input terminals 1 and 3 and its output is connected, but the input of the logical sum member 23 and 25.

Vstupy člena logického súčtu 13 sú připojené na vstupné svorky 6, 7 a 8 a jeho výstup je připojený na vstup člena logického súčinu 34. Do logickej úrovně č. II patria členy logického súčtu 21, 22, 23, 24, 25. Vstupy člena logického súčtu 21 sú připojené na vstupné svorky 1 a 8 a na výstup člena logického súčtu 11. Výstup má připojený na vstup člena logického súčinu 31 a 34. Vstupy člena logického súčtu 22 sú připojené na vstupnú svorku 5 a na výstup člena logického súčtu 13. Jeho výstup je připojený na vstup člena logického' súčinu 32 a 33. Vstupy člena logického' súčtu 23 sú připojené na vstupné svorky 2 a 7, a na výstup člena logického súčtu 12.The inputs of the logic sum member 13 are connected to the input terminals 6, 7 and 8 and its output is connected to the input of the logic product member 34. To logic level no. II includes members of logical total 21, 22, 23, 24, 25. Logical total member 21 inputs are connected to input terminals 1 and 8 and to output of logical total member 11. The output is connected to input of logical member 31 and 34. Member inputs the logical sum 22 is connected to the input terminal 5 and to the output of the logical sum member 13. Its output is connected to the input of the logical product member 32 and 33. The inputs of the logical sum member 23 are connected to the input terminals 2 and 7, 12.

Výstup je připojený na vstup člena logického súčinu 31 a 33. Vstupy člena logického súčtu 24 sú připojené na vstupné svorky 3 a 6 a na výstup člena logického súčtuThe output is connected to the input of the logic product member 31 and 33. The inputs of the logic sum member 24 are connected to the input terminals 3 and 6 and to the output of the logical sum member.

11.11th

Výstup má připojený na vstup člena logického súčinu 32 a 35. Vstupy člena logického súčtu 25 sú připojené na vstupnú svorku 4, a na výstup člena logického' súčtu 12. Výstup má připojený na vstup člena logického súčinu 35. Do logickej úrovně č. III patria členy logického súčinu 31 až 35. Vstupy člena logického súčinu 31 sú připojené na výstup člena logického súčtu 21 a 23. Výstup je připojený na vstup člena logického súčtu 41. Vstupy člena logického súčinu 32 sú připojené na výstup člena logického súčtu 22 a 24.The output is connected to the input of the logical product member 32 and 35. The inputs of the logical sum member 25 are connected to the input terminal 4, and to the output of the logical sum member 12. The output is connected to the input of the logical product member 35. III are logical product members 31 through 35. Logical product member inputs 31 are connected to the output of the logical member 21 and 23. The output is connected to the logical total member member 41. The logical product member inputs 32 are connected to the output of the logical total member 22 and 24. .

Výstup je připojený na vstup člena logického súčtu 41. Vstupy člena logického súčinu 33 sú připojené na výstup člena logického súčtu 22 a 23. Jeho výstup je připojený na vstup člena logického súčtu 42. Vstupy člena logického súčinu 34 sú připojené na výstup člena logického súčtu 21 a 13. Výstup je připojený na vstup člena logického súčtu 42. Vstupy člena logického súčinu 35 sů připojené na výstup člena logického súčtu 24 a 25. Výstup je připojený na vstup člena logického súčtu 42. Do logickej úrovně č. IV patria členy logického súčtu 41 a 42. Vstupy člena logického· súčtu 41 sú připojené na výstup člena logického súčinu 31 a 32. Výstup je výstupná svorka 51. Vstupy člena logického súčtu 42 sú připojené na výstup člena logického súčinu 33, 34 a 35. Jeho výstup je výstupná svorka 52.The output is connected to the input of the logical member 41. The inputs of the logical member 33 are connected to the output of the logical member 22 and 23. Its output is connected to the input of the logical member 42. and 13. The output is connected to the input of the logical-sum member 42. The inputs of the 35-second member are connected to the output of the logical-sum member 24 and 25. The output is connected to the input of the logic-sum member 42. To logic level no. The IVs are logical-sum members 41 and 42. The logical-sum member inputs 41 are connected to the output of the logical-product member 31 and 32. The output is the output terminal 51. The logical-sum member inputs 42 are connected to the output of the logical-product member 33, 34 and 35. Its output is output terminal 52.

Činnost samostestovateíného logického' obvodu pre kontrolu kódu 1 z 8 je nasledovná. Ak sa na jeho vstup privedie kód 1 z 8, potom na jeho výstupných svorkách 51 a 52 bude kód 1 z 2. Při inej kódovej kvalifikácii, alebo při jednej logickej poruche v samotnom obvode bude na výstupe kombinácia 0,0 alebo· 1,1, ktorý detekuje poruchu. Obvod je samotestovateíný, čo vyplývá z toho, že pri akejkoívek logickej poruche íubovoíného logického člena existuje aspoň jedna kódová konfigurácia kódu 1 z 8, pri ktorej sa táto porucha prejaví výstupom FI = F2, t. j. 1,1 alebo 0,0.The operation of the self-test logic circuit for checking code 1 of 8 is as follows. If 1 out of 8 is applied to its input, then its output terminals 51 and 52 will be 1 out of 2. For a different code qualification, or one logical fault in the circuit itself, the combination will be 0.0 or · 1.1 that detects a fault. The circuit is self-testable, which implies that for any logic failure of any logic member, there is at least one code configuration of code 1 of 8, in which this failure is manifested by output FI = F2, t. j. 1.1 or 0.0.

Popis konkrét,nej realizácie je uvedený v objasnění výkresu a konkrétnu realizáciu možno využiť pri konštrukcii logických systémov s detekciou porúch, například pri kontrole správnosti chovania sa sekvenčného logického obvodu — automatu, ktorý pracuje s vnútorným kódom 1 z 8. Pri po>rucbe budiaceho obvodu automatu, alebo v· spatnej vazbě sa změní počet jedničiek vnútorného stavu a samotestovateíný logický obvod túto poruchu zistí. S malým doplněním možno schému použit aj pre kód 7 z 8.A description of the specific implementation is given in the explanation of the drawing and the particular implementation can be used in the construction of fault detection logic systems, for example to check the correct behavior of a sequential logic circuit - an automaton working with internal code 1 of 8. The number of internal states is changed and the self-testable logic circuit detects this fault. With a small addition, the scheme can also be used for code 7 of 8.

Konkrétnu realizáciu zariadenia podlá vynálezu možno poiužiť: pri návrhu častí počítačových systémov, ktoré pracujú spoíahlivo a bezpečne, ako například převodníky kódov z nějakého kódu do kódu 1 z 8, registre, čítače, bezpečná a spolehlivá kontrola výběru jednej z dvanástich jednotí ek připojených na dvanásťlinkovú zbernicu, kontrola přenosu dát, ktoré sú zakódované kódom 1 z 8, návrh automatoiv fail safe, kontrola demultiplexora.A particular embodiment of the device according to the invention can be used: in the design of parts of computer systems that operate reliably and safely, such as code converters from a code to a code of 1 in 8, registers, counters, safe and reliable checking of one of twelve units connected to a 12-line bus, control of data transmission coded by code 1 of 8, design automatoiv fail safe, control of demultiplexer.

Claims

Self-test code 1 of 8 logic circuit consisting of * four logic levels, characterized in that the first input terminal (1) is connected to the third input of the fourth sum logical element (21J) and to the first input of the second sum logical element (12), the second the input terminal (2) is connected to the second input of the first sum logical element (1) and the second input of the sixth sum logical element (23), the third input terminal (3) is connected to the second input of the second sum logical element (12) and to the first the input of the seventh sum logic (24J), the fourth input terminal (4J is connected to the third input) the input of the first sum logic member (Ilya to the second input of the eighth sum logic member (25), the fifth input terminal (5) is connected to the first input the first sum logical element (11) and the second input of the fifth sum logical element (22), the sixth input terminal ( 6) is connected to the second input of the seventh summation logic element (24) and to the first input of the third summation logic element (13), the seventh input terminal (7) is connected to the first input of the sixth summation logic element [23] and to the second input of the third summation logic element a logical member (13), the eight input svoir245892 ka (.8) is connected to the second input of the fourth summation logic member (21) and to the third input of the third summation logic member (13), the output of the first summation logic member (11) connected to the first input of the fourth sum logical member (21) and to the third input of the seventh sum logical member (24), the output of the second sum logical member (12) being connected to the third input of the sixth sum logical member (23) and to the first input of the eighth sum logical member a logic element (25), the output of the third sum logic element (13) being connected to the first input of the fifth sum total the second input of the fourth product logic member (34), the output of the fourth sum logical member (21) being connected to the first input of the first product logical member (31) and to the first input of the fourth product logical member (34) ), wherein the output of the fifth sum logical member (22) is connected to the first input of the second, product logic member (32) and to the second input of the third product logical member (33), the output of the sixth sum logical member (23) is connected to the second input of the first and the first input of the third product logic element (33), the output of the seventh sum logic element (24) being connected to the second input of the second product logic element (32) and the first input of the fifth product logic element (33). 35), wherein the output of the eighth sum logic member (25) is connected to the second input of the five and the output of the first product logic element (31) is connected to the first input of the ninth product logic element (31) is connected to the first input of the ninth product logic element (41) and the output of the second product logic element (31). 32) is connected to a second input of a ninth summation logic element (41), the output of which is connected to a first output terminal (51), wherein the output of the third product logic element (33) is connected to the first input of the tenth summation logic element (42); the fourth product logic element (34) is connected to the second input of the tenth sum logic element (42) and the output of the fifth product logic element (35) is connected to the third input of the tenth sum logic element (42) whose output is connected to the second output terminal ( 52).