CS245892B1

CS245892B1 - Self-Testable Code Check Circuit 1 of 8

Info

Publication number: CS245892B1
Application number: CS325185A
Authority: CS
Inventors: Viliam Rabara
Original assignee: Viliam Rabara
Priority date: 1985-05-06
Filing date: 1985-05-06
Publication date: 1986-10-16

Abstract

Obvod patří do odboru výpočtové) techniky a rieši samotestovatelný logický obvod pre kontrolu kódu 1 z 8. Podstata obvodu je v tom, že má štruktúrne logická schému, pozostávajúcu zo 4 logických úrovní, z ktorých prvé dve logické úrovně tvoria súčtové logické členy, tretiu úroveň tvoria súčinové členy a štvrtú úroveň tvoria súčtové logické členy. Pre realizáciu štruktúrnej schémy je potřebných 15 logických členov a celkový počet vstupov týchto logických členov je 36. Obvod má široké uplatnenie pri konstrukci! časti počítačov ako sú zbernice, kontrola prerušovacieho systému, sekvenčně automaty s detekciou porúch, převodníky medzi kódmi, přenos dát medzi časťami počítača atd.The circuit belongs to the field of computer technology and solves a self-testable logic circuit for checking the code 1 of 8. The essence of the circuit is that it has a structural logic diagram consisting of 4 logic levels, of which the first two logic levels are sum logic elements, the third level is product elements and the fourth level is sum logic elements. To implement the structural diagram, 15 logic elements are needed and the total number of inputs of these logic elements is 36. The circuit has wide application in the construction of computer parts such as buses, interrupt system control, sequential machines with fault detection, converters between codes, data transfer between computer parts, etc.

Description

245892245892

Vynález sa týká sam-o testovatelného lo-gického obvodu pře kontrolu kódu 1 z 8,ktorý má 8 dvojhodnotových vstupných pre-menných a 2 výstupné prem-emné.BACKGROUND OF THE INVENTION The present invention relates to a self-testable code checking circuit 1 of 8 having 8 two-valued input pre-variables and 2 output variables.

Doteraz známe zapojenia samotestovatel'-ných logických obvodov pre kontrolu kódu1 z 8 sú nasledovné. S použitím samotesto-va-telného kontrolného obvodu pre kód 3zo 6, na vstup ktorého- musí byť připojenýlogický obvod pre přechod kódu 1 z 8 nakód 3 zo 6. Počet vstupov v-šetkých logic-kých členov příslušného kódu je 62. Ďa-lejje to kaskádně zapojenie, kde je použitý je-den samotestovatelný logický obvod a je-den kaskádně přepojený obvod, p-ričom po-čet logických úrovní je 6, počet vstupovlogických členov je 44 a počet samotnýchlogických členov je 20. Ďalej je to trojúrov-ňoivý samotestovatelný logický obvod kó-du 1 z 8, ktorý má 48 vstupov logických čle-nov -a jeho autor je Izaxa.The prior art wiring of self-testable code checking circuits 1 of 8 is as follows. Using a self-contained control circuit for 3o6 code, the input of which the logic circuitry must be connected to code 1 of 8 code 3 of 6. The number of inputs of all logical members of the code is 62. this cascading whereabouts are where the self-identifiable logic circuit is used and the cascaded circuit is one, the number of logic levels is 6, the number of input logic members is 44, and the number of logical members is 20. the self-identifiable logic circuit of code 1 of 8, which has 48 logical member inputs and its author is Izaxa.

Nevýhody tý-chto riešení sú vo' velkompočte logických úrovní sposobujúcich velkéoneskorenie, pričom aj nerovnomernosťštruktúry má za následok, že oneskorenieoiboch výstupných premenných je rožne.The disadvantages of these solutions are in the large-scale logic levels that cause the delay, while the unevenness of the structure results in the delayed or output variables being roasted.

Uvedené nevýhody odstraňuje samotesto-vatelný logický obvod pre kontrolu kódu 1z 8 pozostávajúci zo štyroch logických ú-rovní podlá vynálezu, ktorého podstata jev tom, že prvá vstupná svorka je připojenána třetí vstup štvrtého súčinového logické-ho člena a na prvý vstup druhého súčino-vého logického člena, druhá vstupná svor-ka je připojená na druhý vstup prvého sú-činového logického člena a na druhý vstupprvého súčinového- logického člena a nadruhý vstup šiesteho súčto-vého logickéhočlena, tretia vstupná svorka je připojená nadruhý vstup druhého súčtového logickéhočlena a na prvý vstup siedmeho súčtovéhologického člena, štvrtá vstupná svorka je při-pojená na třetí vstup prvého súčtového- lo-gického člena a na druhý vstup ósm-eh-osúčtového logického člena, piata vstupnásvorka je připojená na prvý vstup prvéhosúčtového logického- člena a na druhý vstuppiateho súčtového logického člena, siestavstupná svorka je připojená na druhý vstupsiedmeho súčtového logického člena a naprvý vstup tretieho súčtového logickéhočlena, siedma vstupná svorka je připojenána, prvý vstup šiesteho súčtového logické-ho člena a na druhý vstup tretieho súčto-vého logického člena, osma vstupná svor-ka je připojená na druhý vstup štvrtéhosúčtového logického člena a na třetí vstuptretieho súčtového logického člena, pričomvýstup prvého súčtového logického členaje -připojený na prvý vstup štvrtého súčto-vého logického člena -a na třetí vstup sied-meho súčtového logického člena, pričomvýstup druhého súčtového logického; členaje připojený na tre-tí vstup šiesteho súčto-vého logického člena a na prvý vstup osmé-ho súčtového logického člena pričom vý-stup tretieho súčtového logického- člena je připojený na prvý vstup piateho súčtovéhologického člena a na druhý vstup štvrtéhosúčinového logického člena, pričom výstupštvrtého súčtového logického člena je prkpojený na prvý vstup prvého súčinového lo-gického člena a na prvý vstup štvrtého sú-činového logického člena, pričom výstuppiateho súčtového logického člena je pripo--je-ný na prvý vstup druhého súčtového lo-gického člena a na druhý vstup tretiehosúčtového logického člena, pričom, výstupšiesteho súčtového logického člena je při-pojený na druhý vstup prvého súčinovéhologického člena a na prvý vstup tretieho sú-činového logického člena, pričom výstupsiedmeho súčtového logického člena je při-pojený -na druhý vstup druhého súčinové-ho logického člena a na prvý vstup piatehosúčinového logického člena, pričom výstuposmého súčtového logického člena je pripo- ,je-ný na druhý vstup piateho súčinového lo-gického člena, pričom výstup prvého súči-nového logického člena je připojený na pr-vý vstup deviatebo súčtového logického čle-na a výstup druhého súčinového logickéhočlena je připojený na druhý vstup deviate-ho súčtového logického- člena, ktorého vý-stup je připojený na prvú výstupnú svorku,pričom výstup tretieho súčinového logic-kého člena je připojený na prvý vstup de-siateho súčtového logického člena, výstupštvrtého súčinového logického člena je při-pojený -na. druhý vstup desiateho súčtové-ho logického člena a výstup piateho súči-nového- logického člena je připojený na tre-tí vstup desiateho súčtového logického čle-na, ktorého výstup je připojený na d-ruh-úvýstupnú svorku.The above drawbacks are eliminated by the self-contained code check circuit 1 of 8 consisting of four logical elements according to the invention, the principle of which is that the first input terminal is connected to the third input of the fourth product logic member and to the first input of the second component. logical member, the second input terminal is connected to the second input of the first and second logic members, and the second input of the second logic member, the third input terminal is connected to the second input of the second sum logic member and to the first input The fourth input terminal is connected to the third input of the first aggregate member and to the second input of the eight-eh-posting logical member, the fifth input is connected to the first input of the first billing logical member and the second input sum logical member. a member, the sixth input terminal is connected to the second input of the seventh sum logic member and the first input of the third sum logic member, the seventh input terminal is connected, the first input of the sixth sum logic member and the second input of the third sum logic member, the eight input terminal is connected to the second input of the fourth billing logical member and to the third input sum logical member, the output of the first sum logic member-connected to the first input of the fourth sum logic member -a to the third input of the seventh sum logic member, the output of the second sum logic member; a third input of the sixth sum logic member and a first input of the eighth sum logic member, wherein the output of the third sum logic member is connected to the first input of the fifth summation member and to the second input of the fourth digest logic member, the sum logic member is connected to the first input of the first product logic member and to the first input of the fourth logic member, the output sum logic member being connected to the first input of the second logical member and to the second input a third billing logical member, the output of the sixth total logical member being connected to the second input of the first co-logical member and the first input of the third co-logic member, wherein the output of the seventh sum logic member is connected to the second input of the second co-logic member member and the first input of the fifth-member logical member, the output-sum total logical member being connected to the second input of the fifth product logical member, wherein the output of the first concurrent logical member is connected to the first input of the deviation sum logical member the number and output of the second product logical member is connected to a second input of the ninth sum logic member, the output of which is connected to the first output terminal, the output of the third product logic member being connected to the first input of the de-network sum logic the member, the output of the fourth product logic member is attached to. the second input of the tenth cumulative logic member and the output of the fifth co-logic member is connected to the third input of the tenth additive logic whose output is connected to the d-rup-output terminal.

Samotestovatelný logický obvod pre kon-trolu kódu 1 z 8 pódia vynálezu je oprotidoteraz známým podobným zaria-de-niam vý-hodný preto, že vyžaduje iba 36 vstupov lo-gických členov p-ríslušnej štruktúrnej sché-my a vyžaduje iba 15 logických členov prerealizáciu logickej schémy a vyžaduje 4 ú-ro-vne logickej schémy. V dósledku tohosú pre realizáciu potřebné podstatné men-šie náklady ako u doterajších riešení. Ďa-lej připojením jedného vstupu na úroveňlogickej 0 móže obvod slúžiť ako samo-tes-tovateiný obvod pře kontrolu kódu 1 z-o- 7,ktorý vyžaduje 33 vstupov logických členov.A self-testable logic circuit for code control 1 of 8 of the present invention is now known to be similar to a preferred device because it requires only 36 inputs of logical members of the respective structural scheme and requires only 15 logical members to realize logical schema and requires 4 logical schemas. As a result, substantial minor costs are needed for the implementation of the present invention. Further, by connecting one input to the level logic 0, the circuit may serve as a self-test code control circuit 1 of -7- which requires 33 logical member inputs.

Na p-ripojenom výkrese je znázorněný sa-mo-testovatelný logický obvod pre kontrolukódu 1 z 8. Tento obvod představuje rea-11-záciu štrukturálnej logickej schémy, ktoráje zostavená z členov logického súčtu: 11, 12, 13, 21, 22, 23, 24, 25, 41 a 42 & členovlogického súčinu-: 31 až 35.In the p-linked drawing, the sa-mo-testable logic circuit for control code 1 of 8 is shown. This circuit represents the realization of a structural logic consisting of members of the logical sum: 11, 12, 13, 21, 22, 23 , 24, 25, 41 & 42 & logic product: 31 to 35.

Schéma pozostáva zo štyroch logickýchúrovní č. I, II, III, IV. Cleny logického súč-tu 12, 22, 25, 41 majú dva vstupy a jedenvýstup. Členy logického súčtu 11, 13, 21, 23, 24, 42 majú tri vstupy a jeden výstup. Dologickej úrovně č. I patria členy logickéhosúčtu 11, 12, 13. Vstupy člena logickéhoThe scheme consists of four logical levels I, II, III, IV. The members of logical sum 12, 22, 25, 41 have two inputs and one output. Logical summation members 11, 13, 21, 23, 24, 42 have three inputs and one output. Dological Level I includes members of Logical Account 11, 12, 13. Inputs of Logical Member

Claims

245892 of sum 11 are connected to input terminals 2,4 and 5 and its output is connected to the input of logical sum of 21 and 24. Inputs of logical sum 12 are connected to input terminals 1 and 3 and its output is connected to member input logical sums 23 and 25. Inputs of logical sum member 13 are connected to input terminals 6, 7, and 8, and the output is connected to input of logic product member 34. To logical level # 2, the members of logical sum 21, 22, 23, 24, 25. The inputs of the logical summation member 21 are connected to the input terminals 1 and 8 and to the output of the logical summation member 11. The output is connected to the input of the logical product member 31 and 34. Inputs of the logical summation member 22 are connected to the input terminal 5 and to the logic summator 13. Its output is coupled to the input of logical * member member 32a 33. Inputs of logical * member member 23 are connected to input terminals 2 and 7, and to output of logical sum member 12. Output is connected to input of logic member The products of the logical sum member 24 are connected to the input terminals 3 and 6 and to the output of the logical sum member11. The output is connected to the input of a member of the logical product 32 and 35. The inputs of the member of the logical sum 25 are connected to the input 4,> and to the output of the logical sum member 12. The output is connected to the input of the logical product 35 The logical level III includes logical product members 31 to 35. The inputs of the logical product member 31 are connected to the output of the logical sum member 21 and 23. The output is connected to the logical sum input 41. The inputs of the logical product member 32 are the output is connected to the input of the logic sum member 41. The inputs of the member of the logic component 33 are connected to the output of the logical sum member 22 and 23. Its output is connected the input of the logical sum member 42. The output of the logical sum member 21 and 13 is appended to the logical product 34 input. The output is connected to the logical account member input 42. Logic member inputs The output is connected to the logic sum member 42. The logical level IV includes logical sum members 41 and 42. The inputs of the member of the logical sum 41 are connected to the output of the member of the logical product 31 and 32. The output is the output terminal 51. The input of the member of the logic sum 42 is connected to the output of the logical product member 33, 34 and 35. Its output is output terminal 52. the self-testable logical code control code 1 of 8 is as follows. If code 1 of 8 is input to its input, then its output terminals 51 and 52 will be code 1 of

2. In a different code qualification, or in a single logical failure, the circuit will output a combination of 0.0 or * 1.1, which detects the failure. The circuit is self-assessable, which implies that in any logical failure of a logical member, there is only one code configuration of 1 z8 at which the fault is manifested by the output F1 = F2, ie 1.1 or 0.0 . A description of a particular embodiment is given in the explanation of the drawing and, in particular, can be utilized in constructing logic systems with fault detection, for example, checking the correct behavior of a sequential logic circuit that operates with an internal code of 1 in 8. - the control of the excitation circuit of the automat, or the number of the one-internal state changes due to poor coupling, and the self-testable logic circuit detects this fault. A small implementation can also be used for code 7 of 8. A particular embodiment of the invention can be used to: design parts of computer systems that operate reliably and safely, such as code transfers from a code to code 1 z8, registers, counters, secure and reliable control of the selection of one of the twelve units connected to the twelve-line bus, data transmission control that is coded by code 1 of 8, failsafe automata design, demultiplexer control. SUBJECT Self-testable logic circuit for code control 1 of 8 consisting of * four-level logic, characterized in that the primary input terminal (1) is connected to the third input of the fourth sum logic element (21) and to the first input the second * summation member (12), the second input terminal (2) being connected to the second input of the first summation logic member (1) and the second input of the sixth sum logic member (23), the third input terminal ( 3) is connected to the second input of the second summation member (12) and to the first input of the seven summation logic member (24), the fourth input terminal (4) is connected to the third input of the first summation member (12). the sum logic member (11) and the second input of the eighth sum logic member (25), the input terminal (5) is connected to the first input of the first sum logic member (11) and the second input of the fifth sum logic member (22) ), network The input terminal (6) is connected to the second input of the seventh total logic member (24) and to the first input of the third sum logic member (13), the seven input terminal (7) is connected to the second input logic member (13). the input of the sixth sum logic element (23) and the second input of the third sum logic element (13), the eight input channel 245892 k (8) is connected to the second input of the fourth sum. logical member (21) and third input of the third sum logic member (13), wherein the output of the first aggregate logical member (11) is connected to the first input of the fourth sum logic member (21) and the third input of the seventh additive logic member (13). a member (24), wherein the output of the second sum logic member (12) is connected to the third input of the sixth sum member (23) and to the first input of the eighth sum logic member (25), wherein the output of the third sum logic member (25) the member (13) is connected to the first input of the fifth billing logic member (22) and to the second input of the fourth product logic member (34), the output of the fourth additive member (21) being connected to the first input of the first product logic member (31) and the first the input of the fourth co-operative member (34), wherein the output of the fifth additive logic member (22) is connected to the first input of the second is the second member of the third product logic member (33) and output the sixth sum logic member (23) to the second input of the first product logic member (31) and the first input of the third product logical member (33), wherein the output of the seventh total logical member (24) is connected a second input of the second product logic member (32) and a first input of the fifth consecutive logical member (35), wherein the output axis logical member (25) is connected to the second input of the fifth product logic member (35), wherein the output of the first product logic member (31) is connected to the first input of the ninth consecutive logical member (31) is connected to the other input of the ninth sum logic member (41) and the second output the product logical member (32) is appended to the second exit of the ninth sum logic member (41) whose tup is connected to the first output terminal (51), the output of the third product logic member (33) being connected to the first input of the tenth sum logic member (42), the output of the fourth product logic member (34) being connected to the second input of the tenth cumulative logic member (42) and the output of the fifth efficiency logic member (35) is connected to the third input of the tenth addition logic member (42), the output of which is connected to the output terminal (52). 1 sheet of drawings