CS245686B1

CS245686B1 - Active unit of the interbus interface

Info

Publication number: CS245686B1
Application number: CS8410249A
Authority: CS
Inventors: Bohumil Mirtes; Oldrich Mirtes
Original assignee: Bohumil Mirtes; Oldrich Mirtes
Priority date: 1984-12-21
Filing date: 1984-12-21
Publication date: 1986-10-16
Also published as: CS1024984A1

Abstract

Řešeni se týká aktivní jednotky uskutečňující provozní spojení mezi dvěma sběrnicemi, jez přísluší bud jedinému velkému počítači, nebo dvěma počítačům. Tohoto cíle se dosahuje aplikací samostatného procesoru k tomuto účelu kromě standardní přizpůsobovací logiky, jež realizuje u každé sběrnice, jíž přísluší, převod signálů sběenice na vstupní, výstupní a řídící signály spojovací cesty mezi přizpůsobovacími obvody a procesorem. Podstata řešení je v přihlášce definována ve čtyřech bodech definice doplněných šesti obrázky. Z těchto obrázků řešení tfejlépe charakterizuji obr. 2 a 4. Zapojení může být využito ka spojení střediskového počítače se satelitními minipočítači nebo mikropočítači, ve funkci mezikanálového adaptéru jednoho nebo dvou střediskových počítačů a ke spojení mezi některou ze standardních vstupních/výs- tupních sběrníc a vnitřní sběrnicí počítače.The solution relates to an active unit performing an operational connection between two buses belonging to either a single large computer or two computers. This object is achieved by applying a separate processor for this purpose in addition to the standard adaptation logic that it implements for each bus it belongs to converting the bus signals to input, output, and control signals of the connection path between the matching circuits and the processor. The essence of the solution is defined in the application in four definition points supplemented by six pictures. From these figures, the solution is best characterized by FIGS. 2 and 4. The wiring may be used to connect a center computer to satellite minicomputers or microcomputers, as an inter-channel adapter of one or two center computers, and to connect between one of the standard I / O and internal computer bus.

Description

Vynález se týká aktivní jednotky mezisběrnicového styku umožňující spojení mezi vstupními/výstupními a jinými sběrnicemi dvou počítačů, nebo mezi dvěma vstupními/výstupními sběrnicemi - kanály jediného velkého počítače.The invention relates to an active inter-bus interface unit allowing connection between input / output and other buses of two computers, or between two input / output buses - channels of a single large computer.

Dosud známá uspořádání a zapojení jednotek mezisběrnicového styku, jako je např. adaptér kanál-kanál střediskových počítačů, jsou řečeny na principech pevně zapojené logiky, tj. hradlových polí, klopných obvodů a registrů, rozdělených případně na několik relativně samostatných částí vykonávajících předepsané styčné i řídicí operace obou sběrnic podlá navržených pevně stanovených logických schémat. Nedostatkem tohoto řešení je jednak ýelká složitost dosud užívaných pasivních jednotek mezisběrnicového styku, potíže s variabilitou j§jich funkcí a nedostatek prostředků k zabezpečení detekce poruch.The known arrangements and interconnections of inter-bus interfaces, such as a channel-to-channel adapter for central computers, are based on the principles of firmly connected logic, ie gate arrays, flip-flops and registers, possibly divided into several relatively separate parts performing prescribed liaison and control operation of both buses according to designed fixed logic diagrams. The drawbacks of this solution are, firstly, the complexity of the passive inter-bus units used so far, the difficulty of their functions and the lack of means to provide fault detection.

Tyto nedostatky jsou odstraněny aktivní jednotkou mezisběrnicového styku podle vynálezu obsahující přizpůsobovací logiku první sběrnice a přizpůsobovací logiku druhé sběrnice, jehož podstata spočívá v tom, že jednotka obsahuje dále procesor spojený prostřednictvím první spojovací cesty s přizpůsobovací logikou první sběrnice a prostřednictvím druhé spojovací cesty s přizpůsobovací logikou druhé sběrnice.These drawbacks are overcome by the active I / O interface of the present invention including the first bus adaptation logic and the second bus adaptation logic, further comprising a processor coupled via a first link path to the first bus adaptation logic and a second link path to the adaptation logic second bus.

Podle jedné z možných variant aktivní jednotky mezisběrnicového styku podle vynálezu je součástí řídicích obvodů procesoru logika sběrnicového řízení připojená svými sběrnicovýei vstupy k vstupnímu řídicímu vedeni spojovacích cest mezi přizpůsobovací logikou první sběrnice a druhé sběrnice a procesorem, svými řídícími vstupy k řídicímu programovému vedení, jehož zdrojem je řídicí paměí procesoru, svými sběrnicovými výstupy k řídicímu vedení spojovacích cest mezi přizpůsobovací logikou první sběrnice a druhé sběrnice a svým řídicím výstupem k adresovým obvodům řídicích obvodů procesoru a k adresovým obvodům ari.tmetickopaměíové části procesoru.According to a possible variant of the active I / O interface according to the invention, the processor control circuitry comprises the bus control logic connected by its bus inputs to the input control line of the link paths between the first and second bus adaptation logic and the processor. is a processor control memory, with its bus outputs to control the connection paths between the first and second bus adaptation logic, and its control output to the address circuits of the processor control circuits and to the address circuits of the processor memory portion of the processor.

V jiné variantě jsou součástí řídicích obvodů procesoru pamětové obvody sběrnicové volby připojené svým řídicím vstupem k řídicímu programovému vedení, svým prvním adresovým výstupem k výstupnímu řídicímu vedení přizpůsobovací logiky první sběrnice a svým druhým adresovým výstupem k výstupnímu řídicímu vedení druhé sběrnice.In another variation, the processor control circuitry includes a bus selection memory circuit connected by its control input to the control program line, its first address output to the output control line of the first bus matching logic, and its second address output to the output control line of the second bus.

V další variantě jsou součástí řídicích obvodů procesoru přepínací obvody připojené svými prvními přepínacími vstupy k spojovací cestě mezi přizpůsobovací logikou první sběrnice a procesorem, svými druhými přepínanými vstupy k spojovací cestě mezi přizpůsobovací logikou druhé sběrnice a procesorem, svými řídicími vstupy k řídicímu programovému vedení a svými výstupy k informačním vstupům aritmetickopaměíové části procesoru.In another variation, the processor control circuits comprise switching circuits connected by their first switching inputs to the junction path between the first bus adaptation logic and the processor, their second switching inputs to the junction path between the second bus adaptation logic and the processor, their control inputs to the control program line and outputs to information inputs of the arithmetic-memory part of the processor.

Předností uvedeného uspořádáni a zapojení aktivní jednotky mezieběrnicového styku, docílené uplatněním procesorové techniky, jsou kromě podstatně zjednodušené struktury obvodů umožněné použitím mikroprocesorových integrovaných obvodů v procesoru všechny známé výhody vyplývající z možnosti zaprogramování většiny požadovaných spojovacích a řídicích akcí relativně snadná realizace podstatných změn v průběhu, podmínkách a parametrech těchto akcí, využití jednotného obvodového řešení pro různé typy sběrnic a možnost doplnit požadované funkce jednotky důležitými pomocnými funkcemi usnadňujícími detekci a lokalizaci poruch.Advantage of the above mentioned arrangement and connection of the active interbus interface unit achieved by the application of processor technology, besides the considerably simplified circuit structure made possible by the use of microprocessor integrated circuits in the processor, all known advantages resulting from the possibility of programming most required connecting and control actions and the parameters of these actions, the use of a single circuit solution for different bus types, and the ability to complement the required unit functions with important auxiliary functions to facilitate fault detection and location.

Přiklad možného provedení vynálezu je znázorněn na připojených výkresech, kde obr. 1 znázorňuje blokové schéma pasivní jednotky mezisběrnicového styku řešené známým a běžně používaným způsobem, obr.2 představuje základní blokové schéma aktivní jednotky mezisběrnlcového styku podle vynálezu, obr. 3 znázorňuje spojení přizpůsobovacích logik obou sběrnic a procesorem a základní části procesoru, obr. 4 znázorňuje uspořádání řídicí části procesoru a její spojení se vstupním a výstupním vedením přizpůsobovacích logik obou sběrnic, na obr. 5 je znázorněno zapojení pamáíových obvodů sběrnicové volby a na obr. 6 je znázorněno zapojení přepínacích obvodů, jež mohou být podle některých variant vynálezu součástí řídicích obvodů procesoru.An example of a possible embodiment of the invention is shown in the accompanying drawings, in which Fig. 1 shows a block diagram of a passive I / O unit solved by a known and commonly used method. Fig. 2 is a basic block diagram of an active I / O unit according to the invention; Fig. 4 shows the configuration of the processor control part and its connection with the input and output lines of the adaptation logic of both buses, Fig. 5 shows the wiring of the bus selection memory circuits, and Fig. 6 shows the wiring of the switching circuits , which according to some variants of the invention may be part of the processor control circuits.

Na obr. 1 je blokové schéma pasivní jednotky mezisběrnicového styku řešené známým a běžně používaným způsobem. Jednotka je řešena formou pevně zapojené logické soustavy složené ze tří částí: z přizpůsobovacích logik 1 0. 20 obou sběrnic J, 2, jejichž spojení je základní funkcí jednotky a ze styčné logiky J.Fig. 1 is a block diagram of a passive I / O unit solved by a known and commonly used method. The unit is designed in the form of a hardwired logic system consisting of three parts: adaptation logic 1 0 20 of both buses J, 2, whose connection is the basic function of the unit and the interface logic J.

Příklad základního uspořádání aktivní jednotky mezisběrnicového styku podle vynálezu na obr. 2 ukazuje, že při tomto uspořádání je styčná logika X jednotky nahražena procesorem i připojeným k přizpůsobovací logice 10 první sběrnice i prostřednictvím první spojovací cesty 11 a k přizpůsobovací logice 20 druhé sběrnice 2 prostřednictvím druhé spojovací cesty 21.The example of the basic arrangement of the active I / O unit according to the invention in FIG. 2 shows that in this arrangement, the interface logic X of the unit is replaced by the processor i connected to the first bus 11 adaptation logic 10 and the second bus 2 adaptation logic 20. ways 21.

Složení obou spojovacích cest 11 a 21 je znázorněno na obr. 3 spolu s jejich připojením k základním částem procesoru 4 - aritmetickopamětové části 41 a k řídicím obvodům 42. Obě spojovací cesty JJ, 21 jsou podle příkladu na obr.4 složeny ze vstupního informačního vedení 1_2, 22, ^ze vstupního řídicího vedeni JJ, 23. z výstupního informačního vedení 1 5. 25 a z výstupního řídicího vedeni Ji, 24. Všechna vstupní vedení 12. Ji, 22. 23 jsou podle tohoto příkladu připojena k informačním vstupům 411 aritmetickopamětové části 41 procesoru 1 a vstupní řídicí vedení Ji, 23 navíc k vstupům 51 řídicích obvodů 42 procesoru £.The composition of the two connection paths 11 and 21 is shown in Fig. 3 together with their connection to the core parts of the processor 4 - arithmetic memory portion 41 and to the control circuits 42. The two connection paths 11, 21 are composed of the input information line 12 as shown in FIG. 22, ^from input control line 11, 23 from output information line 15, 25, and from output control line 11, 24. All input lines 12, 11, 22, 23 are connected to information inputs 411 of arithmetic-memory portion 41 in this example. the processor 1 and the input control line J1, 23 in addition to the inputs 51 of the control circuit 42 of the processor.

Zdrojem výstupních informačních vedeni Ji, 25 obou spojovacích cest JJ, 21 jsou informač ní výstupy 412 aritmetickopamětové čésti 41 procesoru £. Tyto informační výstupy jsou navíc připojeny i k vstupům 53 řídicích obvodů 42 procesoru 4. Tyto řídicí obvody £2 jsou navíc na svých výstupech 52 zdrojem výstupních řídicích vedení J£, 24 obou spojovacích cest.The source of the output information lines J1, 25 of the two connection paths 11, 21 are the information outputs 412 of the arithmetic memory 41 of the processor. These information outputs are additionally connected to inputs 53 of the control circuits 42 of the processor 4. Moreover, these control circuits 52 are at their outputs 52 the source of the output control lines 64, 24 of the two connection paths.

««

Základní strukturu řídicích obvodů 42 procesoru £ a způsob jejich připojení k aritaetickopaměíové části 41 procesoru Jak oběma spojovacím cestám JJ, 21 znázorňuje obr. 4.The basic structure of the processor control circuits 42 and the method of connecting them to the processor arithmetic-memory portion 41 As shown in FIG.

Podle uvedeného příkladu jednoho provedení vynálezu je součástí řídicích obvodů 42 procesoru 4 řídicí pamět 422. jež je zdrojem pro řídicí programové vedení 40, adresové obvody 421 a logika 43 sběrnicového řízení připojená svými sběrnicovými vstupy 431 k vstupnímu řídicímu vedení JJ, 23 obou spojovacích cest JJ, 21, svými řídicími vstupy 432 k řídicímu programovému vedení 40, svými sběrnicovými výstupy 434 k řídicímu vedení J£, 2i obou spojovacích cest JJ, 21 a svým řídicím výstupem 433 k adresovým obvodům 421 řídicích obvodů 42 procesoru 40 a k adresovým obvodům 411 aritmetickopamětové části 41 procesoru £.According to an example of one embodiment of the invention, the control circuitry 42 of the processor 4 includes a control memory 422 which is a source for control program line 40, address circuits 421, and bus control logic 43 coupled by its bus inputs 431 to the input control line 11, 23 of both link paths 11. 21, with its control inputs 432 to control program line 40, its bus outputs 434 to control line 64, 21 of both link paths 11, 21, and its control output 433 to address circuits 421 of processor 40 control circuits 42 and arithmetic-memory address circuits 411 41 of the processor £.

Podle příkladu na obr. 5 mohou být podle jedné varianty aktivní jednotky mezisběrnicového styku podle vynálezu součástí řídicích obvodů 42 procesoru J pamětové obvody 44 sběrnicové volby. Jejich řídicí vstup 440 je připojen k řídicímu programovému vedení £J>, a svými adresovými výstupy 441. 442 k výstupním řídicím vedením 14, 2£ spojovacích cest JJ, 21.According to the example of FIG. 5, according to one variant of the active I / O interface according to the invention, the bus selection memory circuits 44 may be part of the control circuits 42 of the processor. Their control input 440 is connected to the control program line 44, and by its address outputs 441, 442 to the output control lines 14,22 of the connection paths 11,21.

Další součástí řídicích obvodů procesoru J mohou být podle obr. 6 přepínací obvody 45 uplatněné k přepínaní výstupů 452 mezi vstup^ 451 připojenými k spojovací cestě JJ a vstupy 452 připojenými k spojovací cestě 21 na základě signálů z řídicího programového vedení £0 připojeného k řídicím vstupům 450. Výstupy 452 jsou připojeny k informačním vstupům 411 aritmetickopamětové části 41 procesoru £.Another component of the control circuitry of the processor J may be, according to FIG. 6, the switching circuits 45 applied to switching the outputs 452 between the inputs 451 connected to the link path 11 and the inputs 452 connected to the link path 21 based on signals from the control program line 60 connected to the control inputs. The outputs 452 are coupled to the information inputs 411 of the arithmetic memory portion 41 of the processor.

Uspořádání a zapojení aktivní jednotky meziprocesorového styku podle vynálezu je možno s výše uvedenými výhodami uplatnit ke styku mezi vstupními/výstupními sběrnicemi stejného typu jednoho nebo dvou počítačů, dále k přizpůsobení mezi sběrnicemi různého druhu a ke spojení dvou počítačů stejného nebo různého typu.The arrangement and connection of the active interprocessor interface according to the invention can be applied to the above-mentioned advantages for interfacing between input / output buses of the same type of one or two computers, for adapting between buses of different kinds and for connecting two computers of the same or different types.

Claims

An active inter-bus interface unit comprising a first bus adaptation logic and a second bus adaptation logic, characterized in that it comprises a processor (4) connected via a first link est (11) to the adaptation logic (10) of the first bus (1) and a second link eesty (21) with adaptation logic (20) of the second bus (2).

2. Active unit according to claim 1, characterized in that the control circuits (42) of the processor (4) and the bus control logic (43) connected by their bus inputs (431) to the input control line (13, 23) of the communication paths (11) 12) between the adaptation logic (10, 20) of the first bus (1) and the second bus (2) and the processor (4), with its control inputs (432) to the control program line (40), the source of which is the control memory (422) the processor (4), with its bus outputs (434) to the output control line (14, 24) of the communication paths (11, 12) between the matching logic (10, 20) of the first bus (1) and the second bus (2) and its control output (433) to the address circuits (431) of the control circuits (42) of the processor (40) and the address circuits (411) of the arithmetic-memory portion (41) of the processor (4).

Active unit according to Claims 1 and 2, characterized in that the components of the control circuits (42) of the processor (4) are bus-selectable memory circuits (44) connected by their control input (440) to the control program line (40), a first address output (441) to the output control line (14) of the matching logic (10) of the first bus (1) and its second address output (442) to the output control line (24) of the matching logic (20) of the second bus (2).

4. Active unit according to claim 1, characterized in that the control circuits (42) of the processor (4) further comprise switching circuits (45) connected by their first switching inputs (451) to the connection path (11) between the matching logic (11). 10) the first bus (1), and the processor (4) by its second switching inputs (452) to the connection path (21) between the adaptation logic (20) of the second bus (2) and the processor (4), by its linear inputs (450) to a control program line (40), and its outputs (452) to the information inputs (411) of the arithmetic-memory portion (41) of the processor (4).