CS244452B1 - Zapojení třístavového výkonového budiče - Google Patents
Zapojení třístavového výkonového budiče Download PDFInfo
- Publication number
- CS244452B1 CS244452B1 CS833795A CS379583A CS244452B1 CS 244452 B1 CS244452 B1 CS 244452B1 CS 833795 A CS833795 A CS 833795A CS 379583 A CS379583 A CS 379583A CS 244452 B1 CS244452 B1 CS 244452B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- circuit
- output
- control
- power
- Prior art date
Links
Landscapes
- Power Conversion In General (AREA)
Abstract
Řeěení se týká zapojeni třístavového výkonového budiče. ŘeSí se jím nedostatky dosavadních integrovaných třístavových budičů, které nemají dostatečný výkon a rychlou činnost a u nichž nelze vyloučit možnost zkratu na jejich výstupu. Jeho podstata spo čívá v zapojeni řídicího obvodu výkonových členů, ochranných obvodů a případně použitého RC - Členu. Tohoto zapojení lze použít napří klad u zařízení pro testování desek s mikroprocesory a obvody s vysokým stupněm integrace a také tam, kde se používá třístavových datových sběrnic.
Description
Vynález se týká zapojení třístavového výkonového budiče.
V současné době se převážně používá integrovaných třístavových budičů. Pokud se však od třístavových budičů požaduje výkon a rychlá činnost, pak dosavadní integrovaná třístavové budiče nevyhovují, et již zčásti nebo zcela. Jejich použití je dále omezeno v případech, kdy nelze vyloučit možnost zkratu na jejich výstupu.
Uvedené nedostatky odstraňuje zapojení třístavového výkonového budiče podle vynálezu, jehož podstatou je, že alespoň jeden datový vstup řídicího obvodu je připojen na příslušnou svorku datového signálu, řídicí vstup řídicího obvodu je připojen na svorku řídicího signálu, jeden z výstupů řídicího obvodu je připojen, případná přes paralelní RC - člen na ovládací vstup prvního výkonového členu a na první vstup prvního ochranného obvodu, přičemž napájecí vstup prvního výkonového členu je připojen na jednu svorku stejnosměrného napětí, kdežto jeho výstup je připojen na druhý vstup prvního ochranného obvodu, výstup prvního ochranného obvodu je připojen ne první vstup druhého výkonového členu a na svorku výstupního signálu, druhý z výstupů řídicího obvodu je připojen případně přes další paralelní RC - člen na ovládací vstup druhého výkonového členu a na první vstup druhého ochranného obvodu, přičemž výstup druhého ochranného oovodu je připojen na druhou svorku stejnosměrného napětí a výstup druhého výkonového členu je připojen na druhý vstup druhého ochranného obvodu.
První vstup alespoň dvouvstupového obvodu typu negace logického součinu tvoří současně jeden datový vstup řídicího obvodu, kdežto jeho druhý vstup je připojen na druhý vstup dvouvstupového obvodu typu negace logického součinu a tvoří současné řídicí vstup řídicího obvodu, výstup dvouvstupového obvodu typu negace logického součinu je připojen na první vstup dvouvstupového obvodu typu negace logického součinu a na vstup prvního invertoru, jehož výstup tvoří současně první výstup řídicího obvodu, výstup dvouvstupového obvodu typu negace logického součinu je připojen na vstup druhého invertoru, jehož výstup tvoří současně druhý výstup řídicího obvodu.
Ochranný obvod obsahuje tranzistor, jehož kolektor tvoří současně případně s diodou v sérii ovládací vstup ochranného obvdu, zatímco emitor je připojen přes paralelní kombinaci odporu a kondenzétoru na bázi a tvoří současně výstup ochranného obvodu, přičemž béze tvoří současně napájecí vstup ochranného obvodu.
Výhodou zapojení třístavového výkonového budiče je jeho jednoduchost, zesílené signály mají minimální zpoždění a je zajištěna jeho ochrana proti zkratu mezi jeho výstupem a zemnící svorkou, případně svorkou kladného napětí.
Příklady zapojeni třístavového výkonového budiče podle vynálezu jsou znázorněny na připojených výkresech, na nichž obr. 1 představuje blokové schéma zapojení, obr. 2 podrobné schéma zapojení.
První datový vstup 101 řídicího obvodu i (obr. I) je připojen na první svorku 21 datového signálu, druhý datový vstup 102 řídicího obvodu 1 je připojen na druhou svorku 22 datového signálu a třetí detový vstup 121 řídicího obvodu 1 je připojen na třetí svorku 7.3 datového signálu.
Sídicí vstup 104 řídicího obvodu 1 je připojen na svorku 21 řídicího signálu. První výstup 105 řídicího obvodu 1 je připojen na ovládací vstup 2fll prvního výkonového členu 2 pro buzení úr vně logické jedničky a na první vstup A01 prvního ochranného obvodu £·
První výstup 105 řídicího obvodu 1 může být na ovládací vstup 221 prvního výkonového členu 2 8 na první vstup 401 prvního ochranného obvodu 1 případně připojen přes neznézornoný paralelní RC - člen.
Napájecí vstup 202 prvního výkonového členu i je připojen na svorku £1 kladného napětí, kdežto jeho výstup 203 je připojen na druhý vstup 402 prvního ochranného obvodu 4. Výstup 403 prvního ochranného obvodu 4 j® připojen na první vstup 302 druhého výkonového Sienu 2 pro buzení úrovně logické nuly a na svorku 82 výstupního signálu.
Druhý výstup 106 řídicího obvodu i je připojen na vstup 601 paralelního RC - členu, jehož výstup 602 je připojen na ovládací vstup 301 druhého výkonového členu i a na první vstup 501 druhého ochranného obvodu 2·
Výstup 503 druhého ochranného obvodu 2 je připojen na svorku £2 záporného napětí.
Výstup 303 druhého výkonového členu 2 je připojen na druhý vstup 502 druhého ochranného obvodu 2·
V podrobném schématu podle obr. 2 první vstup Styřvstupového obvodu 11 typu negace logického součinu tvoří současná první datový vstup 10-1 řídicího obvodu 1, druhý vstup Styřvstupového obvodu JJ, typu negace logického součinu tvoři současná druhý datový vstup 102,řídicího obvodu 1, třetí vstup Styřvstupového obvodu 11 typu negace logického součinu tvoří současně třetí datový vstup 103 řídicího obvodu 1·
Výstup Styřvstupového obvodu 11 typu negace logického součinu je připojen na první vstup dvouvstupového obvodu typu negace logického součinu a na vstup prvního invertoru 12, jehož výstup je připojen na anodu diody 41, na bázi prvního tranzistoru 22 a přes první odpor 21 na kolektor prvního tranzistoru 22. jenž je připojen na svorku 81 kladného napětí.
Druhý vstup dvouvstupového obvodu 12 typu negace logického součinu je připojen na čtvrtý vstup Styřvstupového obvodu H typu negace logického součinu a tvoří současně řídicí vstup 104 řídicího obvodu J,.
Výstup dvouvstupového obvodu 12 typu negace logického součinu je připojen na vstup druhého invertoru 14, jehož výstup je připojen přes paralelní RC - člen £ tvořený druhým odporem &1 a prvním kondenzátorem £2 na kolektor čtvrtého tranzistoru 21 a na bázi druhého tranzistoru 21.
Katoda diody je připojena na kolektor třetího tranzistoru 42. jehož emitor je při* pojen jednak přes paralelní kombinaci třetího odporu 43 a druhého kondensátoru 44 na bázi třetího tranzistoru 42. a ne emitor prvního tranzistoru 22. jednak na kolektor druhého tranzistoru 21 a na svorku 82 výstupního(signálu.
Emitor čtvrtého tranzistoru 21 je připojen jednak přes paralelní kombinaci čtvrtého odporu 22 a třetího kondensátoru 22 na bázi čtvrtého tranzistoru 21 a na emitor druhého tranzistoru 21, jednak na svorku §3 záporného napětí.
Datové signály se přivádějí na první až třetí svorku 71 až 73 datového signálu, například z procesoru. Je možné, aby řídicí obvod 1 měl pouze jednu svorku datového signálu.
V konkrétním případě je nutné provádět výběr tím, že datové signály, které nechceme přenášet, se převedou do úrovně logické jedničky.
Po přivedení řídicího signálu, například z procesoru, na svorku 74 řídicího signálu, a sice o úrovni logické nulyobjeví se na výstupech 105 a 106 řídicího obvodu 1 úrovně logické nuly a výsledkem je, že oba výkonové členy 2 a 2 jsou uzavřeny.
Na svorce £2 výstupního signálu, připojené například na obousměrnou sběrnici, se objeví stav vysoká impedance, to je třetí stav. Je-li na svorku lí řídicího signálu přiveden řídicí signál o úrovni logická jedničky a má-li datový signál úroveň logické nuly g nn výstupu 105 řídicího obvodu 1 úroveň logické nuly a na výstupu 106 úroveň logické jedničky a na svorce 22 výstupního signálu se objeví úroveň logické nuly.
Je-li stejně jako v předcházejícím případě, na svorku 74 řídicího signálu přiveden řídicí Signál o úrovni logické jedničky a má-li datový signál úroveň logické jedničky, objeví se na svorce 62 výstupního signálu úroveň logické jedničky.
Je-li na svorce 22 výstupního signálu stav vysoké impedace, to je třetí stav, a mezi ní a svorkou 81 kladného napětí, nebo svorkou 22 záporného napětí, vznikne zkrat, ochranné obvody £ a 2 se neuplatní, avšak oba výkonové členy 2 a 2 nejsou ohroženy.
Je-li na svorce 22 výstupního signálu buzena úroveň logické jedničky a vznikne zkrat mezi ní a svorkou 21 kladného napětí, uplatní se ochranný obvod 4 a na kolektoru a emitoru , tranzistoru 22 se objeví napětí stejné jako na svorce 21 kladného napětí.
K jeho poškození tedy nedojde. Vznikne-li zkrat mezi svorkou 82 výstupního signálu a svorkou 22 záporného napětí, tranzistor 22 je otevřen a úbytek napětí na odporu £2 otevře tranzistor 42. čímž se přes diodu 41 omezí buzení tranzistoru 22 a tím se omezí jeho emitorový proud na stanovenou hodnotu.
Je-li na svorce 82 výstupního signálu buzena úroveň logické nuly a vznikne-li zkrat mezi svorkou 82 výstupního signálu a svorkou 21 kladného napětí, uplatní se ochranný obvod
Tranzistor 21 je otevřen, proud teče přes tento tranzistor 11 a na odporu 52 vznikne úbytek napětí, který otevře tranzistor 51·
Tím se omezí buzení tranzistoru 31 a jeho emitorový proud, takže k jeho poškození nedojde. Vznikne-li zkrat mezi svorkou 82 výstupního signálu a svorkou 22 záporného napětí, tranzistor 31 je otevřen a na jeho kolektoru a emitoru je stejný potenciál, takže k jeho poškození nedojde.
Dioda 41 zabraňuje vzniku inverzního režimu u tranzistoru 42, pokud je na svorce 22 výstupního signálu třetí stav. Odpor 21 zvyšuje buzeni tranzistoru 22 a může v některých případech odpadnout.
RC - člen omezuje buzení tranzistoru 21 a ®6že v některých případech odpadnout. Podobný paralelní RC - člen může být zařazen do série s výstupem 105 řídicího obvodu 1.
Uvedeného zapojení lze požít například u zařízení pro testování desek s mikroprocesory a obvody s vysokým stupněm integrace. Také všude tam, kde se používá třístavových datových sběrnic.
Claims (3)
1. Zapojení třístavového výkonového budiče s řídicím obvodem a výknovými členy vyznačené tím, že alespoň jeden datový vstup (101, 102, 103) řídicího obvodu (1) je připojen na příslušnou svorku (71, 72, 73) datového signálu, řídicí vstup (104) řídicího obvodu (1) je připojen na svorku (74) řídicího signálu, jeden z výstupů (105, 106) řídicího obvodu (1) je připojen, případně přes paralelní RC - člen na ovládaoí vstup (20ť). prvního výkonového členu (2) a na první vstup (401 i prvního ochranného obvodu (4), přičemž napájecí vstup (2021 prvního výkonového členu (2) je připojen na jednu svorku (81) stejnosměrného napětí, kdežto jeho výstup (203) je připojen na druhý vstup (402) prvního ochranného obvodu (4), výstup (403) prvního ochranného obvodu (4) je připojen na první vstup (302) druhéhó výkonového členu (3) a na svorku (82) výstupního signálu, druhý z výstupů (105, 106) řídicího obvodu (1) je připojen případně přes další paralelní RC- člen (6) na ovládací vstup (301) druhého výkonového členu (3) a na první vstup (501) druhého ochranného obvodu (5), přičemž výstup (503) druhého ochranného obvodu (5) je připojen na druhou svorku (83) stejnosměrného napětí a výstup (303) druhého výkonového členu (3) je připojen na druhý vstup (502) druhého ochranného obvodu (5).
2. Zapojeni podle bodu 1 vyznačené tím, že první vstup alespoň dvouvstupového obvodu (11) typu negace logického součinu tv:.ří současně jeden datový vstup (101) řídicího obvodu (1), kdežto jeho druhý vstup je připojen na druhý vstup dvouvstupového obvodu (12) typu negace logického součinu a tvoří současně řídicí vstup (104) řídicího obvodu (1), výstup dvouvstupového obvodu (11) typu negace logického součinu je připojen na první vstup dvouvstupového obvodu (12) typu negace logického součinu a na vstup prvního invertoru (13), jehož výstup tvoří současné první výstup (105) řídicího obvodu (1), výstup dvouvstupového obvodu (12) typu negace logického součinu je připojen na vstup druhého invertoru (14),' jehož výstup tvoří současně druhý výstup (106) řídicího obvodu (1).
3. Zapojení podle bodu 1 nebo 2 vyznačené tím, že ochranný obvod (4, 5) obsahuje tranzistor (42, 51), jehož kolektor tvoří současně, případně s diodou (41) v sérii, ovládací vstup (401, 501) ochranného obvodu (4, 5), zatímco emitrorje připojen přes paralelní kombinaci odporu (43, 52) a kondenzátoru (44, 53) na bázi a tvoří současně výstup (503) ochranného obvodu (4, 5), přičemž báze tvoří současně napájecí vstup (402, 502) ochranného obvodu (4, 5).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS833795A CS244452B1 (cs) | 1983-05-26 | 1983-05-26 | Zapojení třístavového výkonového budiče |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS833795A CS244452B1 (cs) | 1983-05-26 | 1983-05-26 | Zapojení třístavového výkonového budiče |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS379583A1 CS379583A1 (en) | 1984-05-14 |
| CS244452B1 true CS244452B1 (cs) | 1986-07-17 |
Family
ID=5379074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS833795A CS244452B1 (cs) | 1983-05-26 | 1983-05-26 | Zapojení třístavového výkonového budiče |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS244452B1 (cs) |
-
1983
- 1983-05-26 CS CS833795A patent/CS244452B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS379583A1 (en) | 1984-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4178620A (en) | Three state bus driver with protection circuitry | |
| US6400598B1 (en) | Programmable logic integrated circuit devices with low voltage differential signaling capabilities | |
| EP0608786B1 (en) | Very low voltage inter-chip CMOS logic signaling for large numbers of high-speed output lines each associated with large capacitive loads | |
| EP0485102B1 (en) | Bus driver circuit | |
| US4682047A (en) | Complementary metal-oxide-semiconductor input circuit | |
| JP3217181B2 (ja) | 電力制御装置 | |
| JPH06169252A (ja) | プログラム可能な論理回路装置 | |
| JPS60112320A (ja) | トライステ−トゲ−トの保護方式 | |
| JPS61124227A (ja) | 負荷状態判別装置 | |
| JPS6347285B2 (cs) | ||
| US4540904A (en) | Tri-state type driver circuit | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| US4943740A (en) | Ultra fast logic | |
| JP3436400B2 (ja) | 半導体集積回路装置 | |
| US4425517A (en) | Fail soft tri-state logic circuit | |
| CS244452B1 (cs) | Zapojení třístavového výkonového budiče | |
| JP3275570B2 (ja) | 半導体集積回路 | |
| JP2760017B2 (ja) | 論理回路 | |
| EP0459457A2 (en) | Output driver | |
| US4837463A (en) | Three-state complementary field effect integrated circuit | |
| US7196556B1 (en) | Programmable logic integrated circuit devices with low voltage differential signaling capabilities | |
| JP2540765B2 (ja) | 誤動作防止テスト回路 | |
| EP0821484A1 (en) | High voltage tolerance output stage | |
| JP2767911B2 (ja) | プルアップ・プルダウン入力回路 | |
| KR970067363A (ko) | 신호천이검출회로 |