CS244293B1 - Zařízení pro vyhodnocení neshody počtu pulsů - Google Patents

Description

Vynález se týká zařízení pro vyhodnocení neshody počtu pulsů sestávající ze dvou binárních dekodérů jedna ze čtyř, «čtyř RS klopných obvodů, ze synchronizačního obvodu, tří hradel NARD,, dvou vratných čítačů a obvodu pro zachycení neshody s nulováním.

'Dosud známá zařízení pro vyhodnocení počtu pulsů dvou dvoufázových signálů neposkytovala dostatečně jednoznačnou á spolehlivou, informaci o neshodě ve spojení s řídícím mikropočítačem. Dále neumožňovala volbu počtu pulsů, který se nepovažuje za neshodu. Další nevýhodou je i vznik hazardních stavů při čtení informace o neshodě, který vede, vzhledem k tomu, že program měl k dispozici chybná data, k občasné nesprávné činnosti. , '

Uvedené nevýhody odstraňuje zařízení pro vyhodnocení neshody počtu, pulsů podle vynálezu, jehož podstata spočívá v tom, že výstup s váhou tři a výstup s váhou nula prvního binárního dekodéru jedna ze čtyř, jehož první a druhý vstup jsou vstupy pro dvě f£ze prvních dvoufázových pulsů, jsou spojeny s prvním a druhým vstupem prvního RS klopného obvodu. Výstup s váhou dva a výstup s váhou jedna prvního binárního dekodéru jedna ze čtyř jsou spojeny s prvním a druhým vstupem druhého RS klopného obvodu. Výstup s váhou tři a výstup s váhou nula druhého binárního dekodéru jedna ze čtyř, jehož první a druhý vstup jsou vstupy pro dvě fáze druhých dvoufázových pulsů, jsou spojeny s prvním a druhým vstupem třetího RS klopného obvodu. Výstup s váhou dva a výstup s váhou jedna druhého binárního dekodéru

- 2 244 293 jedna ze čtyř jsou spojeny s prvním a druhým vstupem čtvrtého RS klopného obvodu. Výstup prvního RS klopného obvodu je připojen na druhý vstup synchronizačního obvodu. Výstup druhého RS klopného obvodu je připojen na třetí vstup synchronizačního obvodu. Výstup třetího RS klopného obvodu je připojen na čtvrtý vstup synchronizačního obvodu a výstup čtvrtého RS klopného obvodu je připojen na pátý vstup synchronizačního obvodu. První výstup synchronizačního obvodu je připojen jednak na první vstup prvního hradla NAND a jednak na první vstup druhého hradla NAND. Druhý výstup synchronizačního obvodu je připojen jednak na druhý vstup prvního hradla NAND a jednak na třetí vstup třetího hradla NAND. Výstup prvního .hradla NAND je připojen jednak na druhý vstup druhého hradla NAND a jednak na druhý vstup třetího hradla NAND. Třetí vstup druhého hradla NAND a první vstup třetího hradla NAND jsou připojeny na vstup pro první fázi dvoufázových synchronizačních pulsů. Výstup druhého hradla NAND je připojen současně na vstup pro čítání dolů prvního vratného čítače a na vstup pro čítání nahoři^rratného čítače. Výstup třetího hradla NAND je připojen současně na vstup pro čítání nahoru prvního vratného čítače a na vstup pro čítání dolů druhého vratného čítače. Skupinové nastavované vstupy obou vratných čítačů jsou spojeny se skupinovým vstupem pro zadání binární kombinace. Na vstup pro nastavení prvního vratného čítače a na vstup pro nastavení druhého vratného čítače je připojen třetí výstup synchronizačního obvodu. Jeho synchronizační vstup je současně se třetím vstupem obvodu pro zachycení neshody s nulováním připojen na vstup pro nulování neshody. Hodinový vstup synchronizačního obvodu je spojen se vstupem pro druhou fázi dvoufázových synchronizačních pulsů. Výstup prvního vratného čítače je připojen na první vstup obvodu pro zachycení neshody s nulováním. Jeho druhý vstup je připojen na výstup druhého vratného čítače a jeho výstup je výstupem celého zařízení.

Výhodou zařízení podle vynálezu je, že zpracovává a porovnává počet pulsů dvou dvoufázových signálů a vyhodnocuje jejich případnou neshodu tak, aby tato informace byla snadno

- 3 dostupná mikropočítači.

Praktické provedení předmětu vynálezu je na přiloženém výkresu, na kterém je jnážCM&i příklad zapojení zařízení pro vyhodnocení neshody počtu pulsů dvou dvoufázových signálů, sestávající ze dvou binárních dekodérů jedna ze čtyř, čtyř RS klopných obvodů, synchronizačního obvodu, ze tří hradel NARD, dvou vratných čítačů a z obvodu pro zachycení neshody s nulováním. Výstup 105 s váhou tři a výstup 106 s váhou nula prvního binárního dekodéru 2 jedna ze čtyř, jehož první a druhý vstup 101.

102 jsou vstupy pro dvě fáze prvních dvoufázových pulsů, jsou spojeny s prvním a druhým vstupem 113, 114 prvního RS klopného obvodu 3. Výstup 107 s váhou dva a výstup 108 s váhou jedna prvního binárního dekodéru 2 jsou spojeny s prvním a druhým vstupem 113, 116 druhého RS klopného obvodu 4. Výstup 109 s váhou tři a výstup 110 s váhou nula druhého binárního dekodéru 2 jedna ze čtyř, jehož první a druhý vstup 103, 104 jsou vstupy pro dvě fáze druhých dvoufázových pulsů, jsou spojeny s prvním a druhým vstupem 117, 118 třetího RS klopného obvodu 5. Výstup 111 s váhou dva a výstup 112 s váhou jedna druhého binárního dekodéru 2 jsou spojeny s prvním a druhým vstupem 119, 120 čtvrtého RS klopného obvodu 6. Výstup 121 prvního RS klopného obvodu 3 je připojen na druhý vstup 126 synchronizačního obvodu 7. Výstup 122 druhého RS klopného obvodu 4 je připojen na třetí vstup 127 synchronizačního obvodu ]_. Výstup 123 třetího RS klopného obvodu 5 je připojen na čtvrtý vstup 128 synchronizačního obvodu 7. Výstup 124 čtvrtého RS klopného obvodu 6 je připojen na pátý vstup 129( synchronizačního obvodu 7, jehož první výstup 132 je připojen jednak na první vstup 134 prvního hradla 8 NAND a jednak na první vstup druhého hradla 9 NAND. Druhý výstup 133 synchronizačního obvodu 2 3^e připojen jednak na druhý vstup 135 prvního hradla 8 NAND a jednak na třetí vstup 142 třetího hradla 10 NAND. Výstup 136 prvního hradla 8 NAND je připojen jednak na druhý vstup 138 druhého hradla 9 NAND a jednak na druhý vstup 141 třetího hradla 10 NAND. Třetí vstup 139 druhého hradla 9 NAND a první vstup 140 třetího hradla 10 NAND jsou připojeny

- 4 244 293 na vstup 201 pro první fázi dvoufázových synchronizačních pulsů, přičemž výstup 143 druhého hradla 9 NAND je připojen současně na vstup 147 pro čítání dolů prvního vratného čítače 11 a na vstup 149 pro čítání nahoru druhého vratného čítače 12.

Výstup 144 třetího hradla 10 NAND je připojen současně na vstup 148 pro čítání nahoru prvního vratného Čítače 11 a na vstup 150 pro čítání dolů druhého vratného čítače 12. Skupinové nastavovací vstupy 145. 152 obou vratných čítačů 11. 12 jsou spojeny se skupinovým vstupem 200 pro zadání binární kombinace. Na vstup 146 pro nastavení prvního vratného čítače 11 a na vstup 151 pro nastavení druhého vratného čítače 12 je připojen třetí výstup 131 synchronizačního obvodu 2, jehož synchronizační vstup 125 je současně se třetím vstupem 155 obvodu 13 pro zachycení neshody s nulováním připojen na vstup 203 pro nulování neshody. Hodinový vstup 130 synchronizačního obvodu 2 je spojen se vstupem 2Q2 pro druhou fázi dvoufázových synchronizačních pulsů. Výstup 153 prvního vratného čítače 11 je připojen na první vstup 156 obvodu 13 pro zachycení neshody s nulováním, jehož druhý vstup 157 je připojen na výstup 154 druhého vratného čítače 12 a jehož výstup 158 je výstupem celého zařízení.

Dva dvoufázové signály jsou přivedeny na první a druhý vstup 101. 102 prvního binárního dekodéru 2 jedna za čtyř a aa první a druhý vstup 103, 104 druhého binárního dekodéru 2 jedna ze čtyř a jsou zpracovány klopnými RS obvody 3, £, 6, kde se odstraní, což je dáno funkcí klopného obvodu RS, možné hazardní zákmity jednotlivých dvoufázových signálů. Takto ošetřené signály jsou přivedeny na vstupy 126. 127« 128. 129 synchronizačního obvodu 2, jehož úkolem je zjišíovat koincidenci obou vstupních dvoufázových signálů a tvarovat výstupní pulsy na konstantní šířku. Na výstupech 131. 132. 133 synchronizačního obvodu 2 ^se objevují signály synchronně v okamžicích průchodu pulsů druhé fáze dvoufázového synchronizačního signálu na hodinový vstup 130. Při detekci pulsů na obou vstupech 101. 102 prvního binárního dekodéru 2 jedna ze čtyř se synchronně s druhou fází synchronizačních pulsů objeví puls na, prvním výstupu 132 synchronizačního obvodu 2» kdežto při detekci pulsů na obou vstupech 103. 104 druhého binárního dekodéru 2 jedna ze čtyř se puls

244 293 generuje na jeho druhém výstupu 133. Při současném výskytu pulsů na vstupech 101, 102, 103, 104 obou binárních dekodérů 2» jedna ze čtyř se generují pulsy na prvním i druhém výstupu 132, 133 synchronizačního obvodu 7. Při současném výskytu pulsů na prvním i druhém výstupu 132, 133 synchronizačního obvodu 2 se na výstupu 136 prvního hradla 8 NAND objeví signál, který zablokuje druhé hradlo 9 NAND a třetí hradlo 10 NAND. Pokud se objeví puls na prvním nebo druhém výstupu 132, 133 synchronizačního obvodu 7, pak se tento puls přenese bud na výstup druhého hradla 9 NAND, nebo na výstup třetího hradla 10 NAND synchronně s první fází synchronizačních pulsů. Při současném výskytu pulsů na prvním i druhém výstupu 132, 133 synchronizačního obvodu 7 se na výstupech 143, 144 druhého ani třetího hradla 9, 10 NAND neobjeví žádný puls. Pokud se puls objeví na výstupu 143 druhého hradla 9 NAND, pak dojde k jeho přenesení na vstup 147 pro čítání dolů prvního vratného čítače 11 a současně na vstup 149 pro čítání nahoru druhého vratného čítače 12. První vratný čítač 11 tedy sníží načítanou hodnotu o jedna, kdežto druhý vratný čítač 12 zvýší načítanou hodnotu o jedna. Obdobná situace nastane, když se puls objeví na výstupu 144 třetího hradla 10 NAND s tím rozdílem, že první vratný čítač 11 načítanou hodnotu zvýší o jedna, kdežto' druhý vratný čítač 12 načítanou hodnotu sníží o jedna. Na skupinové nastavovací vstupy 145, 152 obou vratných čítačů 21» 2A jsou přivedeny binární hodnoty ze vstupu 200 pro zadání binární kombinace udávající počet pulsů, o který se mohou oba vstupní dvoufázové průběhy odlišovat. Tuto kombinaci lze volit libovolně a měnit ji i v průběhu porovnávání s maximálním rozsahem odpovídajícím polovině rozsahu vratných čítačů 21» JA· Přenesené zadání binární kombinace do vratných čítačů 21 ^a JA ^se provede už s příchodem nastavovacího pulsu na vstup 203 pro nulování neshody, který zabezpečí, že zapsání hodnoty bude synchronní s druhou fází synchrónizačních pulsů a současně se vynuluje obvod 13 pro zachycení neshody s nulováním. Na vstup 146 pro nastavení prvního vratného čita- 6 244 293 če 11 a na vstup 151 pro nastavení druhého čítače 12 je přiveden třetí výstup 131 synchronizačního obvodu 7, na jehož synchronizační vstup 125 je přiveden signál nulování neshody, který je současně připojen na třetí vstup 155 obvodu 13 pro zachycení neshody s nulováním. Pokud se na výstupu prvního nebo ditiého vratného čítače 11 nebo 12 objeví puls, který znamená změnu stavu Čítače z nuly na plnou hodnotu, pak se tento puls zachytí v obvodu 13 pro zachycení neshody s nulováním, na jehož výstupu 158 je indikováno, že došlo k neshodě v počtu pulsů dvou vstupních signálů. Po přečtení stavu z výstupu 158 obvodu 13 pro zachycení neshody s nulováním lze celé zařízení uvést do počátečního stavu pulsem na vstup 203, který jednak přímo vynuluje obvod 13 pro zachycení neshody s nulováním a jednak pro zasynchronizování v synchronizačním obvodu 2 nastaví oba vratné čítače 11, 12 do počátečních podmínek.

ší oblastí použití jsou všude tam, kde je třeba porovnávat poč ty pulsů dvou dvoufázových signálů, například v protiskluzové ochraně v elektrických lokomotivách a podobně.

Claims (1)

1. PŘEDMĚT VYNÁLEZU

   Zařízení pro vyhodnocení neshody počtu pul^ů ^.esftáva^fcí •ze dvou binárních dekodérů jedna ze čtyř, čtyř RS klppný^ vodů, ze synchronizačního obvodu, tří hradel NAND, ‘cfvouývratných čítačů a obvodu pro zachycení neshody s nulováním, vyznačené tím, že výstup (105) s váhou tři a výstup (106) s váhou nula^prvj^ího binárního dekodéru (1) jedna ze čtyř, jehož první a drkhý vstup (101, 102) jsou vstupy pro dvě fáze prvních dvoufázových pulsů, jsou spojeny s prvním a druhým vstupem (113, 114) prvního KC klopného obvodu (3) a výstup (107) s váhou dva a výstup (1^8) s váhou jedna prvního binárního dekodéru (1) s prvním a druliýaf vstupem (115, 116) druhého RS klopného obvodu (4), zatímco výstup (109) s váhou tři a výstup (110) s váhou nula druhého binárního dekodéru (2) jedna ze čtyř, jehož první a druhý vstup (103, 104) jsou vstupy pro dvě fáze druhých dvoufázových pulsů, jsou spojeny s prvním a druhým vstupem (117, 118) třetího RS klopného obvodu (5)á výstup'(111) s váhou dva a výstup (112) s váhou jedna druhého binárního dekodéru (2) s prvním a druhým vstupem (119,

   120) čtvrtého RU klopného obvodu (6), přičemž výstup (121) prvního RS klopného obvodu (3) je připojen na druhý vstup (126) synchronizačního obvodu (7), výstup (122) druhého RS klopného obvodu (4) je připojen na třetí vstup (127) synchronizačního obvodu (7), výstup (123) třetího RS klopného obvodu (5) je připojen na čtvrtý vstup (128) synchronizačního obvodu (7) a výstup (124) čtvrtého RS klopného obvodu (6) je připojen na pátý vstup (129) synchronizačního obvodu (7), jehož první výstup (132) je připojen jednak na první vstup (134) prvního hradla (8) NAND a jednak na první vstup druhého hradla (9) NAND, zatímco druhý výstup (133) synchronizačního obvodu (7) je připojen jednak na druhý vstup (135) prvního hradla (8) NAND a jednak na třetí vstup (142) třetího hradla (10) NAND, přičemž výstup (136) prvního hradla (8)

   NAND je připojen jednak na druhý vstup (138) druhého hradla (9) NAND a jednak na druhý vstup (141) třetího hradla (10) NAND, přičemž třetí vstup (139) druhého hradla (9) NAND a první vstup (140) třetího hradla (10) NAND jsou připojeny na vstup (201) pro první fázi dvoufázových synchronizačních pulsů, přičemž výstup (143)

   244 293 druhého hradla (93 NAND je připojen současně na vstup (147) pro čítání dolů prvního vratného čítače (11) a na vstup (149) pro čí tání nahoru druhého vratného čítače (12), zatímco výstup (144) třetího hradla (10) NAND je zapojen současně na vstup (148) pro čítání nahoru prvního vratného čítače (11) a na vstup (150) pro čítání dolů druhého vratného čítače (12), přičemž skupinové nastavovací vstupy (145, 152) obou vratných čítačů (11, 12) jsou spojeny se skupinovým vstupem (201) pro zadání binární kombinace, zatímco na vstup (146) pro nastavení prvního vratného čítače (11) a na vstup (159) pro nastavování druhého vratného čítače (12) je připojen třetí výstup (131) synchronizačního obvodu (7), jehož synchronizační vstup (125) je současně se třetím vstu pem (155) obvodu (13) pro zachycení neshody s nulováním připojen na vstup (203) pro nulování neshody, zatímco jeho hodinový t i · vstup (130) je spojen se vstupem (202) pro druhou fázi dvoufázových synchronizačních pulsů, výstup (153) prvního vratného čítače (11) je připojen na první vstup (156) obvodu (13) pro zachycení neshody s nulováním/ jehož druhý vstup (157) je připojen na výstup (154) druhého vratného čítače (12) a jehož výstup (158) je výstupem celého zařízení.