CS241528B2 - Interconnection test device with digital information duplex transfer and device for performance of this method - Google Patents
Interconnection test device with digital information duplex transfer and device for performance of this method Download PDFInfo
- Publication number
- CS241528B2 CS241528B2 CS833669A CS366983A CS241528B2 CS 241528 B2 CS241528 B2 CS 241528B2 CS 833669 A CS833669 A CS 833669A CS 366983 A CS366983 A CS 366983A CS 241528 B2 CS241528 B2 CS 241528B2
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- parity
- input
- output
- connection
- test
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 58
- 238000000034 method Methods 0.000 title claims abstract description 20
- 230000005540 biological transmission Effects 0.000 claims abstract description 9
- 238000012795 verification Methods 0.000 claims description 18
- 230000001755 vocal effect Effects 0.000 claims description 3
- 210000002966 serum Anatomy 0.000 claims 1
- 238000001514 detection method Methods 0.000 abstract description 2
- 238000012544 monitoring process Methods 0.000 abstract description 2
- 101150033318 pcm2 gene Proteins 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 12
- 101100520094 Methanosarcina acetivorans (strain ATCC 35395 / DSM 2834 / JCM 12185 / C2A) pcm2 gene Proteins 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 4
- 101150090128 PCM1 gene Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/14—Monitoring arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Small-Scale Networks (AREA)
Description
(54) Způsob provádění propojovacího testu při duplexním přenosu číslicové informace a zařízení к provádění tohoto způsobu
Vynález se týká způsobu provádění propojovacího testu při duplexním přenesu číslicové informace mezi účastníky připojenými к terminálům propojeným navzájem telekomunikační sítí s časovým multiplexem. Informace se přenáší ve tvaru binárních slov ve zvlášť rozvržených časových intervalech, přičemž propojovací test se provádí za provozu pomocí paritního testu pro kontrolu, zda po provedení spojem bylo dosaženo správného propojení. Podstata vynálezu spočívá v tom, že propojovací test se zahajuje a detekuje v jedné a téže vysílací a přijímací stanici (TCT), po detekování správné parity se z dané stanice ve spojovací síti, zvolené při navazování spojení, záměrně vysílá zkušební bit s chybnou polaritou spolu s každým z řady slovních vzorků a uvedený zkušební bit se při průchodu ostatními stanicemi bez změny vybavuje do dalšího spínacího bodu v síti, přičemž paritní test tohoto kontrolního bitu se provádí v uvedené stanici (TCT), ze které se po provedení paritní kontroly, to je po přijetí záměrně nesprávné parity, generuje a vyšle správná parita.
Vynález se týká způMbu -provádění propojovacího testu při. duplexním přenosu číslicové informace mezi účastníky připojenými к terminálům propojeným navzájem telekomunikační sítí s časovým multiplexem, ve které se informace přenáší ve tvaru binárních slov ve :zvlášť rozvržených časových intervalech, přičemž propojovací test se provádí za provozu pomocí paritního testu pro kontrolu, zda po provedení spojení bylo dosaženo správného propojení. Vy; nález se rovněž týká i zařízení к provádění tohoto způsobu.
Ve švédském patentním spisu č. 7410475-3 je popsán způsob prověřování číslicové ústředny v telekomunikační soustavě. Způsob spočívá v záměrném zavádění nesprávné parity do toku číslicových znaků na vstupu ústředny, po provedení kroků к vytvoření spojení mezi vstupem a daným výstupem ústředny, načež se tento výstup zkoumá na výskyt nesprávné parity, přičemž informace o výsledku zkoumání, která indikuje nesprávně nebo· správně vytvořené spojení, se převádí do ústřední řídicí jednotky.
Nedostatek tohoto známého způsobu spočívá v tom, že způsob je zcela pod kontrolou ústřední řídicí jednotky, která řídí všechny kroky při provádění propojovacího testu, což má za následek značné časové ztráty a složitý hardware.
Způsob není použitelný pro rozlehlou spínací síť s velkým počtem ústředen nebo terminálů. Test je omezen pouze na ústřednu. Způsob je založen na prověřování parity při řízení ústředním počítačem na přijímací straně a vytváření parity na vysílací straně, rovněž při kontrole ústředním počítačem. Je tedy třeba provádět aktivní kroky jak na vysílací, tak i na přijímací straně zapojení.
Uvedené nedostatky jsou odstraněny způsobem podle vynálezu, jehož podstata spočívá v tom, že propojovací test se zahajuje a detekuje v jednom a témže terminálu, po detekování správné parity se z dané stanice ve spojovací síti zvolené při navazování spojení záměrně vysílá zkušební bít s chybnou paritou, spolu s každým se řady slovních vzorků a uvedený zkušební bit se při průchodu ostatními stanicemi beze změny vybavuje do dalších spínacích bodů, v síti, přičemž paritní test tohoto kontrolního bitu se provádí v uvedené stanici, ze které se po provedení paritní kontroly, to je při přijetí záměrně nesprávné parity, vyšle správná parita.
Podstata zařízení pro provádění způsobu podle vynálezu pak spočívá v tom, že ve spínací dráze je uspořádaná vysílací a přijímací stanice pro informace propojovacího testu, která obsa/huje sériově/paralelní převodník, jehož vstup, je. připojen к vstupnímu vedení a výstupy tohoto sériově/paralelního převodníku jsou připojeny к odpovídajícím vstupům prvního obvodu pro o věřování parity а к odpovídá jícím vstúpůto paralelně/sériového převodníku a* výstup pa-> řitního bitu sériově/paralelního převodníku je připojen к prvému datovému vstupu datového selektoru a první výstup prvního obvodu pro ověřování parity je připojen к druhému datovému vstupu datového selektoru a ke druhému vstupu porovnávacího obvodu, výstup porovnávacího obvodu je připojen к prvnímu vstupu místního řídicího mikroprocesoru a invertovaný druhy výstup prvního obvodu pro ověřování parity je připojen к třetímu datovému vstupu datového selektoru a výstup ústředního procesoru je připojen ke druhému vstupu místního řídicího mikroprocesoru, jehož první výstup, je. připojen ke vstupu řídicí, paměti, druhý výstup místního řídicího mikroprocesoru je připojen ke vstupu podmínkového čítače, jehož· výstup je připojen ke třetímu vstupu místního řídicího mikroprocesoru a první výstup řídicí paměti je připojen к prvnímu řídicímu vstupu datového selektoru a druhý výstup řídicí paměti je připojen к druhému řídicímu vstupu datového selektoru, jehož výstup je připojen к dalšímu vstupu · paralélně/sériového převodníku, jehož výstup je připojen к vedení a že v linkovém terminálu je připojen vstup druhého sériově/paralelního převodníku к vedení a výstup tohoto druhého sériově/paralelního převodníku je připojen к odpovídajícímu vstupu druhého paralelně/sériového převodníku a ke vstupu druhého obvodu pro· ověřování parity, jehož výstup je připojen ke vstupu paritního bitu třetího obvodu pro ověřování parity a vstup třetího sériově/paralelního převodníku. je připojen к vedení, výstup třetího sériově/paralelního převodníku ’ je připojen к odpovídajícímu · vstupu třetího paralelně/sériového převodníku а к dalšímu vstupu třetího obvodu pro ověřování parity, jehož výstup je připojen к dalšímu vstupu třetího paralelně/sériového převodníku, jehož výstup je připojen ke vstupnímu vedení a výstup druhého paralelně/sé^ riového převodníku je připojen к vedení.
Výhodnost způsobu a zařízení podle vynálezu . spočívá , v tom, že jsou použitelné v soustavě s mnoha procesory a nejsou pod kontrolou žádného ústředního počítače. Propojovací test podle vynálezu je založen na: sledování,, které zajišťuje, že spojení bylo navázáno a trvá, je přezkušován jeden a tentýž terminál, to je< terminál vysílající propojovací test má také za úkol tento test detekovat. To znamená, že všechny, ostatní terminály podél spojovací cesty, například procesory a linkové terminály s pulsní kódovou modulací, pouze přihlížejí к obsahu testu, aniž by prováděly, jakékoliv další kroky. Vynález je založen: také· na. tom; že. к datovým vzorkům se přidává nesprávný pa^ řitní bit. Ve skutečnosti je možné používat také jiné testovací signály než nesprávnou paritu, například speciální testovací slovo
241523 nebo speciální testovací hit. Vynález tedy umožňuje kontrolu, že v duplexním spoji u~ vnitř soustavy s číslicovou sběrnicí bylo vytvořeno· správné spojení. Propojovací test pro obě poloviny duplexního spoje je zahajován a jeho výsledek je prověřován v tomtéž bodě terminálu spojovací sítě. Paritní bit se záměrně chybnou polaritou se vysílá spolu s hovorovým vzorkem a jak již bylo uvedeno, vytváření paritního bitu a prověřování jeho polarity se provádí v tomtéž terminálu *- procesoru. V soustavě se řadou procesorů může tedy být zahajování a prověřování svěřeno jednomu a témuž procesoru, což je při způsobu podle stavu techniky nemožné.
Vynález bude v dalším textu blíže objasněn na příkladu provedení, jehož schéma zapojení je znázorněno na připojených výkresech, kde na obr. 1 je znázorněn diagram spojovacích cest, znázorňující provedení zapojení, ve kterém je začleněno zařízení podle vynálezu, na obr. 2 je blokově znázorněn terminál ve spojovací síti se zařízením podle vynálezu, na obr. 3 je znázorněno blokové schéma terminálu pro provádění propojovacího testu.
Z obr. 1 vyplývá, že číslicová spojovací síť obsahuje řadu terminálů T, které jsou tvořeny počítači, řízenými číslicovými telefonními ústřednami, přičemž jeden z nich tvoří vysílací a přijímací stanici TCT pro informace propojovacího testu. Terminály T jsou navzájem spojeny sběrnicemi TSB, pracujícími v časovém multiplexu. К terminálům T jsou rovněž připojeny první linkový terminál PCM 1, a druhý linkový terminál PCM 2, které pracují s pulsněkódovou modulací. V linkových terminálech PCM 1 a PCM 2 se mimo jiné provádí analogověčíslicový a číslicově-analogový převod ze sítě a do sítě vně číslicové spojovací sítě.
Mezi dvěma účastníky si lze představit zdvojený spoj ve směrech od А к В a od В к A. Navázání spojení ve stupni s časovým multiplexem není popisováno, protože je známo ze stavu techniky. V terminálu, který tvoří vysílací a přijímací stanici TCT pro informace propojovacího testu se známým způsobem provádí obbvyklý paritní test, zajišťující, že spojovací cesta byla vůbec uzavřena. Jestliže se v kterémkoliv spojovacím kódu vyskytne chyba, získá se chybová parita, indikující vadnou činnost spojovacích bodů, to je spínače, které se nesepnuly. Jestliže se spínač nepřepne, způsobí chybovou paritu.
Jestliže se potvrdí správná parita, to je v síti bylo navázána správné spojení, provede se propojovací test, což se provádí záměrným vytvářením chybové, to je invertované parity z toho terminálu tvořícího vysílací stanici a přijímací stanici TCT pro informace propojovacího testu, který byl neznázorněným ústředním procesorem CP určen к provedení propojovacího testu. Při tomto testu se správná parita očekává pou ze ve vysílací a přijímací stanici TCT pro informace propojovacího testu. Všechny ostatní spínací body ve vytvořeném spojení jsou přepnuty, bez ohledu na to, zda parita je správná nebo nesprávná, to je vycházející parita se rovná vstupní paritě. Záměrně generovaný chybný paritní bit projde celou spojovací cestou a vrátí se jako vstupní údaj do terminálu, tvořícího vysílací a přijímací stanici TCT pro informace propojovacího testu, kde je detekován. Po provedení detekce bitu se do sítě vyšle správný paritní bit. V tomto případě se očekává správná parita, která zaručuje, že všechny registry ve spojovací cestě jsou zbaveny nesprávné parity. Ústřední počítač je pak informován o tom, že bylo provedeno správné spojení. Místní řídicí mikroprocesor MP v terminálu, tvořícím vysílací a přijímací stanici TCT pr-o informace může rozhodnout, zda se vyšle správný nebo nesprávný paritní bit. Za správnou paritu se považuje lichá parita. Při zjištění nesprávné parity, která nebyla generována záměrně, se vyšle správná parita. Při nepodařeném propojovacím testu provede ústřední procesor nový pokus o nastavení. Při opakovaných pokusech o spojení se objeví poplachový signál. Za terminál, tvořící vysílací a přijímací stanici TCT pro informace propojovacího testu se obvykle volí ten terminál, který je nejblíže к účastníku A.
Záměrně aplikovaná nesprávná parita je v daných kanálech skrze jednotlivé obvody podél přenosové cesty udržována po celou dobu. Má to výhodu, spočívající v tom, že žádný spínač nemůže pracovat nesprávně, aniž by byl odhalen při propojovacím testu.
Na obbr. 2 je znázorněno vnitřní zapojení linkového terminálu, například druhého linkového terminálu PCM 2 z obr. 1. Linkový terminál PCM 2 obsahuje druhý sériově/paralelní převodník SP 2, jehož vstup je připojen к vedení L 1 a jehož výstupy jsou připojeny к odpovídajícím vstupům druhého paralelně/sériového převodníku PS 2 a ke vstupům D02 až D72 a vstupu P2 druhého obvodu M 2 pro ověřování parity. Jeho výstup 62 je připojen ke vstupu paritního bitu třetího obvodu М3 pro ověřování parity. Vstup třetího sériove/paralelního převodníku SP3 je připojen к vedení a jeho výstupy jsou připojeny к odpovídajícím vstupům třetího paralelně/sériového převodníku PS3 a к dalším vstupům DO3 až D73 třetího obvodu М3 pro ověřování parity, jehož výstup 53 je připojen к dalšímu vstupu třetího paralelně/sériového převodníku PS3, jehož výstup je připojen к vedení ТВ a výstup druhého paralelně/sériového převodníku PS2 je připojen к vedení LI.
Při přenosu hovoru od účastníka ve směru А к účastníku ve směru B, je číslicová informace v sériové formě ze spínacích terminálů přijímána na vstupu druhého sériově/paralelního převodníku SP2 ve druhém
241328 linkovém terminálu PCM 2. Protože je to otázká systému časového multiplexu, je hovorová informace přenášena ve formě vzorků, z nichž každý obsahuje osm bitů a paritní bit. Po převodu do paralelního tvaru jsou hovorové bity a paritní bit přiváděny na vstupy druhého paralelně/sériového· převodníku PS21 pro další vyslání do vedení LI, například к účastníkovi ve směru B. Uvedené signály z výstupu druhého sériově/paralelního převodníku SP2 se přivádějí také na vstupy druhého obvodu М2 pro ověřování parity, který je tvořen sčítacím obvodem modulo-2, ve kterém se známým způsobem provádí kontrola parity, to je ověřuje se, zda parita je lichá nebo sudá a podle toho se na vstup třetího obvodu М3 pro ověřování parity, který je tvořen sčítacím obvodem modulo-2, vyšle paritní bit. Hovorové vzorky od účastníka ve směru В se přivádějí na vstup třetího sériově/paralelního převodníku SP3 v druhém linkovém terminálu PCM2. Po převodu jsou signály v paralelním tvaru přiváděny na vstupy třetího paralelně/sériového převodníku PS3 pro převod do vedení ТВ a také na další vstupy zmíněného třetího obvodu М3 pro ověřování parity, tvořeného sčítacím obvodem modulo-2, na jehož výstupy se jako odpověď na paritní bit a hovorový vzorek od účastníka ve směru B, přivedené na vstupy, objeví paritní bit. Hovorové vzorky od účastníka ze směru В tedy opouštějí třetí paralelně/sériový převodník PS3 do linkového obvodu s vloženým paritním bitem, zmíněný paritní bit je získáván bez výměny informace a řízení z nějakého společného ústředního počítače, nýbrž pouze jednoduchým procesem spojení smyčky. Výstupní parita má tudíž polaritu jako přiváděná parita.
Na obr. 3 jsou znázorněny obvody potřebné ve vysílací a přijímací stanici TCT pro provádění propojovacího testu. Uvedený terminál je vybrán pro kontrolu tohoto testu při navázání spojení. Stejné obvody jsou obsaženy teké v ostatních terminálech T, neboť všechny terminály jsou shodné.
Vysílací a přijímací stanice TCT obsahuje první sériově/paralelní převodník SPÍ, jehož vstup je připojen к přívodnímu vedení ТВ a jehož výstupy jsou připojeny к odpovídajícím vstupům D01 až D71 prvního obvodu Ml pro ověřování parity, tvořeného sčítacím obvodem modulo-2- а к odpovídajícím vstupům prvního paralelně/sériového obvodu PSI. Výstup P paritního bitu prvního sériově/paralelního převodníku SPI je připojen na první vstup porovnávacího obvodu OR, který je tvořen logickým obvodem nonekvivalence a na první datový vstup 4 datového selektoru DS. První výstup 61 prvního obvodu Ml pro ověřování parity, tvořeného sčítacím obvodem modulo-2, je připojen к druhému datovému vstupu 5 datového selektoru DS а к druhému vstupu porovnávacího obvodu OR. Výstup porovnávacího obyodu OR tvořeného logickým obvo dem nonekvivalence, je připojen к prvnímu vstupu místního řídicího mikroprocesoru MP. Inverzní druhý výstup 51 prvního obvodu Ml pro ověřování parity, tvořeného sčítacím obvodem modulo-2, je připojen к třetímu datovému vstupu 6 datového selektoru DS. Výstup ústředního procesoru CP je připojen к druhému vstupu místního mikroprocesoru MP, jehož první výstup je připojen ke vstupu řídicí paměti CM, druhý výstup mikroprocesoru MP je připojen ke vstupu podmínkového čítače TR, jehož výstup je připojen ke třetímu vstupu mikroprocesoru MP. První výstup řídicí paměti CM je připojen к prvnímu řídicímu vstupu PCO datového selektoru DS, druhý výstup řídicí paměti CM je připojen к druhému řídicímu vstupu PCI datového selektoru DS, jehož výstup 1 je připojen к dalšímu vstupu prvního paralelně/sériového převodníku PSI, jehož výstup je připojen к vedení LI.
Hovorové vzorky s paritním bitem jsou vedením ТВ přiváděny na vstup prvního sériově/paralelního převodníku SPÍ. Číslicové hovorové vzorky jsou vedeny dále do prvního paralelně/sériového převodníku PSI pro vysílání do vedení v sériovém tvaru. Hovorové vzorky z výstupu prvního sériově/ /paralelního převodníku SPI jsou dále přiváděny na vstupy D81 až D71 prvního obvodu Ml pro ověřování parity, tvořeného sčítacím obvodem modulo-2, zatím co paritní bit ze sběrnice přichází na první datový vstup 4 datového selektoru DS. Na vstup prvního obvodu Ml pro ověřování parity tvořeného sčítacím obvodem modulo-2 se přivádí signál s konstantní úrovní, odpovídající například logické jednotce. Sčítáním vytvářený paritní signál se z prvního výstupu 61 prvního obvodu Ml pro ověřování parity tvořeného sčítacím obvodem modulo-2, přivádí na druhý vstup 5 datového selektoru DS. Z druhého výstupu 51 prvního obvodu Ml pro ověřování parity se na třetí vstup 6 datového selektoru DS přivádí invertovaný paritní bit. Signál ze zmíněného prvního paritního výstupu 61 prvního obvodu Ml pro ověřování parity tvořeného sčítacím obvodem modulo-2 se porovnává v porovnávacím obvodu OR tvořeným logickým obvodem nonekvivalence s paritním bitem získaným z prvního sériově/paralelního převodníku SPI. Je-li třeba, může být výsledek porovnání vybaven v místním procesoru MP. Na počátku propojovacího testu dostane mikroprocesor MP od neznázorněného ústředního procesoru CP příkaz к provedení propojovacího testu. Zmíněný mikroprocesor pak zapíše do řídicí paměti CM, že bude vyslána správná parita, to je hodnota 01 odpovídající liché paritě. Současně je mikroprocesorem MP vynulován podmínkový čítač TR. Úkolem podmínkového čítače TR je řídit odezvu mikroprocesoru MP na přiváděné parity. Ze dvou výstupů řídicí paměti CM se vysílají řídicí signá241528 ly na příslušné řídicí vstupy PCO, PCI datového selektoru DS. V případě PCO — 0 a PCI =·-· 1 je pres druhý datový vstup 5 a vystup 1 datového selektoru DS vyslána na vstup prvního paralelně/sériového převodníku PSI lichá parita. Tento paritní signál projde sítí a je přijat na vstupu terminálu tvořeného vysílací a přijímací stanicí TCT· V případě shody porovnávaných paritných signálu vyšle porovnávací obvod OR, tvořeny logickým obvodem nonekvivalence, signál logická nula, označující správnou paritu a za předpokladu, že podmínkový čítač TR je vynulován, je stav podmínkového čítače TR mikroprocesorem zvýšen o jedničku a změní se řídicí slovo v řídicí paměti CM, která tudíž vyšle záměrně nesprávnou paritu, to je sudou paritu odpovídající logickému signálu 10. Při aktivování řídicích vstupů signálem 10 je z datového selektoru DS pres třetí datový vstup 0 vyslána do prvního paralelně/sériového převodníku PSI sudá parita.
Při rozdílnosti porovnávaných paritních signálů vyšle porovnávací obvod OR, tvoře ný logickým obvodem nonekvivalence, logickou jedničku, což má za předpokladu, že stav podmínkového čítače TŘ je roven jedné, za následek, že mikroprocesor MP zvýší stav čítače o jedničku a změní řídicí slovo v řídicí paměti CM na správnou paritu, to je lichou paritu 01, která se pres datový selek tor DS vyšle do sběrnice. Jakmile je pak opět přijata správná parita a za předpokladu, že stav podmínkového citace TR je dvě, mikroprocesor MP zvýší stav podmínkového čítače TR na tři a vyšle do ústředního procesoru CP řídicí signál, který znamená, že propojovací test je ukončen. Hodnota tři v podmínkovém čítači TR znamená, že dále se na přicházející parity nebere ohled.
V terminálu T, který při provádění propojovacího testu nemá funkci řídicího terminálu, se podmínkový čítač TR v okamžiku nastavování uvede do stavu tři a do řídicí paměti CM se zapíše hodnota 00, takže přicházející parita se přes první datový vstup 4 a výstup 1 datového selektoru DS vede na vstup paralelně/sériového převodníku PSi a do vedení.
Claims (2)
- PŘEDMĚT1. Způsob p?rová.dění propojovacího testu při duplexním přenosu číslicové informace mezi účastníky připojenými к terminálům propojeným navzxájem telekomunikační sítí s časovým multiplexem, ve které se informace přenáší ve tvaru binárních slov ve zvlášť rozvržených čassvých intervalech, přičemž propojovací test se provádí za provozu pomocí paritního textu pro kontrolu, zda po provedení spojení bylo dosaženo správného propojení, vyznačující se tím, že propojovací test se zahajuje a detekuje v jedné a téže vysílací a přijímací stanici (TCT), po detekování správné parity se z dané stanice ve spojovací síti, zvolené při navazování spojení, záměrně vysílá zkušební bit s chybnou polaritou spolu s každým z řady slovních vzorků a uvedený zkušební bit se při průchodu ostatními stanicemi beze změny vybavuje do dalšího spínacího bodu v sítij přičemž paritní test tohoto kontrolního bitu se provádí v uvedené stanici (TCT), ze které se po provedení paritní kontroly, to je po přijetí záměrně nesprávné parity, generuje a vyšle správná parita.
- 2. Zařízení к provádění /Způsobu podle bodu 1, při duplexním přenosu číslicové informace mezi účastníky připojenými к terminálům propojeným navzájem telekomunikační sítí s časovým multiplexem, ve které se informace přenáší ve tvaru číslicových slov ve zvlášť rozvržených časových intervalech, přičemž propojovací test se provádí za provozu pomocí paritního testu pro kontrolu, zda po provedení spojení bylo dosaženo správného propojení, vyznačující se tím, že ve spínací dráze uspořádaná vysílací a přijímací stanice (TCT) pro informaceVYNÁLEZU propojovacího testu obsahuje první sérově/ /paralelní převodník (SPI), jehož vstup je připojen к vstupnímu vedení (ТВ) a výstupy tohoto prvního sériove/paralslního převodníku (SPI) jsou připojeny к odpovídajícím vstupům prvního obvodu. (Ml) pro ověřování parity а к odpovídajícím vstupům prvního paralelně/sériového převodníku (PSI) a výstup (P) paritního hitu prvního sériově/paralelního převodníku (SPI) je připojen к prvnímu vstupu porovnávacího obvodu. (OR) а к prvnímu datovému vstupu, datového selektoru (DS) a první výstup prvního obvodu (Ml) pro ověř svání parity je připojen к druhému datovému vstupu datového selektoru (DS) a ke druhému vstupu porovnávacího obvodu (OR), výstup porovnávacího obvodu (OR) je připojen к prvnímu vstupu místního řídicího mikroprocesoru (MP) a invertovaný druhý výstup prvního obvodu (Ml) pro ověřování parity je připojen к třetímu datovému vstupu datového selektsru (DS) a výstup ústředního procesoru ÍCP) je připojen к druhému vstupu místního řídicího mikroprocesoru (MP), jehož první výstup je připojen ke vstupu řídicí paměti (CM), druhý výstup mikroprocesoru (MP) je připojen к podmínkovému čítači (TR), jehož výstup je připojen ke třetímu vstupu mikroprocesoru (MP) a. první výstup řídicí paměti (CM) je připojen к prvnímu řídicímu vstupu (PCO) datového selektoru (DS) a druhý výstup řídicí paměti (CM) je připojen к druhému řídicímu vstupu (PCI) datového selektoru (DS), jehož výstup je připojen к dalšímu vstupu prvního paralelně/sériového převodníku (PSI), jehož výstup je připojen k vedení (LIJ a v druhém linkovém terminálu (PCM2) je připojen vstup druhého· sériově/ /paralelního převodníku (SP2) k vedení (LI) a výstup k odpovídajícím vstupům druhého paralelně/séri ového převodníku (PS2) a ke vstupům druhého obvodu (M2) pro ověřování parity, jehož výstup je připojen ke vstupu paritního bitu třetího obvodu (M3) pro· ověřování parity a vstup třetího· sériově/paralelního převodníku (SP3J je připojen k vedení a jeho výstupy jsou připojeny k odpovídajícím vstupům třetího paralelně/sériového převodníku (PS3) a k dalším vstupům třetího obvodu (M3) pro ověřování parity, jehož výstup je připojen k dalšímu vstupu třetího- paralelně/sériového převodníku (PS3), jehož výstup je připojen k vedení (TB) a výstup druhého paralelně/ /sériového převodníku (PS2) je připojen k vedení (LI).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE8203279A SE431143B (sv) | 1982-05-26 | 1982-05-26 | Sett och anordning for genomkopplingskontroll i ett digitalt telekommunikationsnet av tidsmultiplex typ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS366983A2 CS366983A2 (en) | 1985-08-15 |
| CS241528B2 true CS241528B2 (en) | 1986-03-13 |
Family
ID=20346905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS833669A CS241528B2 (en) | 1982-05-26 | 1983-05-24 | Interconnection test device with digital information duplex transfer and device for performance of this method |
Country Status (18)
| Country | Link |
|---|---|
| US (1) | US4575841A (cs) |
| EP (1) | EP0110933B1 (cs) |
| AU (1) | AU551534B2 (cs) |
| CS (1) | CS241528B2 (cs) |
| DE (1) | DE3364505D1 (cs) |
| DK (1) | DK159706C (cs) |
| EG (1) | EG15218A (cs) |
| ES (1) | ES522701A0 (cs) |
| FI (1) | FI75706C (cs) |
| IE (1) | IE55035B1 (cs) |
| IN (1) | IN160663B (cs) |
| IT (1) | IT1163396B (cs) |
| MX (1) | MX153261A (cs) |
| NZ (1) | NZ204016A (cs) |
| PL (1) | PL242165A1 (cs) |
| SE (1) | SE431143B (cs) |
| WO (1) | WO1983004355A1 (cs) |
| YU (1) | YU45558B (cs) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AR241357A1 (es) * | 1986-06-27 | 1992-05-29 | Siemens Ag | Disposicion de circuito para vigilar la transmision de informacion en vias de enlace tetrafilares conmutadas. |
| JPS63102517A (ja) * | 1986-10-20 | 1988-05-07 | Nec Corp | 機器障害信号伝送方式 |
| US4809261A (en) * | 1987-07-10 | 1989-02-28 | Solid State Systems, Inc. | Space and time switch for 22 PCM highways |
| US4860281A (en) * | 1988-02-29 | 1989-08-22 | Motorola, Inc. | Individual subchannel loopback in the PCM interfaces of a digital telephone exchange with control of the outbound path |
| US5060227A (en) * | 1988-02-29 | 1991-10-22 | Motorola, Inc. | Digital telephone switch with simultaneous dual PCM format compatibility |
| AU638015B2 (en) * | 1989-05-30 | 1993-06-17 | Nec Corporation | Monitoring method for stand-by circuits suitable for a multiplexing/demultiplexing apparatus |
| EP0485025A1 (fr) * | 1990-11-09 | 1992-05-13 | Trt Telecommunications Radioelectriques Et Telephoniques | Système de transmission de données comportant une pluralité de circuits satellites sur une ligne de données |
| US5254441A (en) * | 1991-10-01 | 1993-10-19 | Eastman Kodak Company | Development inhibitor reflector layers |
| SE505322C2 (sv) * | 1995-12-29 | 1997-08-04 | Ericsson Telefon Ab L M | Rutinkontroll av paritetsunderhåll |
| US5787114A (en) * | 1996-01-17 | 1998-07-28 | Lsi Logic Corporation | Loop-back test system and method |
| US5956370A (en) * | 1996-01-17 | 1999-09-21 | Lsi Logic Corporation | Wrap-back test system and method |
| US5781544A (en) * | 1996-01-17 | 1998-07-14 | Lsi Logic Corporation | Method for interleaving network traffic over serial lines |
| US5896426A (en) * | 1996-02-05 | 1999-04-20 | Lsi Logic Corporation | Programmable synchronization character |
| US5781038A (en) * | 1996-02-05 | 1998-07-14 | Lsi Logic Corporation | High speed phase locked loop test method and means |
| SE517973C2 (sv) * | 1997-01-27 | 2002-08-13 | Ericsson Telefon Ab L M | Kontrollmetod vid växelenhet samt anordning verkande enligt metoden |
| US6341142B2 (en) | 1997-12-16 | 2002-01-22 | Lsi Logic Corporation | Serial data transceiver including elements which facilitate functional testing requiring access to only the serial data ports, and an associated test method |
| US6208621B1 (en) | 1997-12-16 | 2001-03-27 | Lsi Logic Corporation | Apparatus and method for testing the ability of a pair of serial data transceivers to transmit serial data at one frequency and to receive serial data at another frequency |
| US6331999B1 (en) | 1998-01-15 | 2001-12-18 | Lsi Logic Corporation | Serial data transceiver architecture and test method for measuring the amount of jitter within a serial data stream |
| DE19934565A1 (de) * | 1999-07-22 | 2001-02-01 | Siemens Ag | Vorrichtung und Verfahren zur Datenübertragung mit gezielter Störsignalerzeugung |
| US7619981B2 (en) | 2004-03-15 | 2009-11-17 | International Business Machines Corporation | Apparatus, system, and method for identifying network mis-cabling |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2212079A1 (de) * | 1970-11-16 | 1973-02-22 | Sits Soc It Telecom Siemens | Fernueberwachungssystem fuer ein pcm-uebertragungssystem |
| JPS5428686B2 (cs) * | 1971-08-11 | 1979-09-18 | ||
| CH572296A5 (cs) * | 1972-04-14 | 1976-01-30 | Siemens Ag | |
| GB1504897A (en) * | 1974-08-09 | 1978-03-22 | Ericsson L M Pty Ltd | Method for through connection check in digital data systems |
| US4149038A (en) * | 1978-05-15 | 1979-04-10 | Wescom Switching, Inc. | Method and apparatus for fault detection in PCM muliplexed system |
| US4296492A (en) * | 1979-12-26 | 1981-10-20 | Bell Telephone Laboratories, Incorporated | Continuity verification arrangement |
-
1982
- 1982-05-26 SE SE8203279A patent/SE431143B/sv not_active IP Right Cessation
-
1983
- 1983-04-27 IN IN271/DEL/83A patent/IN160663B/en unknown
- 1983-04-27 NZ NZ204016A patent/NZ204016A/en unknown
- 1983-05-17 WO PCT/SE1983/000195 patent/WO1983004355A1/en active IP Right Grant
- 1983-05-17 EP EP83901740A patent/EP0110933B1/en not_active Expired
- 1983-05-17 AU AU16027/83A patent/AU551534B2/en not_active Ceased
- 1983-05-17 DE DE8383901740T patent/DE3364505D1/de not_active Expired
- 1983-05-17 US US06/581,786 patent/US4575841A/en not_active Expired - Lifetime
- 1983-05-18 IE IE1166/83A patent/IE55035B1/en not_active IP Right Cessation
- 1983-05-23 YU YU1152/83A patent/YU45558B/xx unknown
- 1983-05-23 MX MX197396A patent/MX153261A/es unknown
- 1983-05-24 CS CS833669A patent/CS241528B2/cs unknown
- 1983-05-24 PL PL24216583A patent/PL242165A1/xx unknown
- 1983-05-25 ES ES522701A patent/ES522701A0/es active Granted
- 1983-05-25 EG EG312/83A patent/EG15218A/xx active
- 1983-05-26 IT IT21309/839-8A patent/IT1163396B/it active
- 1983-12-22 FI FI834738A patent/FI75706C/sv not_active IP Right Cessation
-
1984
- 1984-01-25 DK DK033484A patent/DK159706C/da not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| PL242165A1 (en) | 1984-02-13 |
| DK159706C (da) | 1991-04-15 |
| AU551534B2 (en) | 1986-05-01 |
| YU45558B (en) | 1992-05-28 |
| IN160663B (cs) | 1987-07-25 |
| ES8501590A1 (es) | 1984-11-16 |
| SE8203279L (sv) | 1983-11-27 |
| IT8321309A0 (it) | 1983-05-26 |
| SE431143B (sv) | 1984-01-16 |
| IE831166L (en) | 1983-11-26 |
| DK159706B (da) | 1990-11-19 |
| DK33484D0 (da) | 1984-01-25 |
| FI75706C (sv) | 1988-07-11 |
| FI834738A0 (fi) | 1983-12-22 |
| DE3364505D1 (en) | 1986-08-21 |
| MX153261A (es) | 1986-09-02 |
| WO1983004355A1 (en) | 1983-12-08 |
| YU115283A (en) | 1986-10-31 |
| EP0110933B1 (en) | 1986-07-16 |
| EG15218A (en) | 1987-07-30 |
| CS366983A2 (en) | 1985-08-15 |
| EP0110933A1 (en) | 1984-06-20 |
| US4575841A (en) | 1986-03-11 |
| IT8321309A1 (it) | 1984-11-26 |
| IE55035B1 (en) | 1990-05-09 |
| NZ204016A (en) | 1986-07-11 |
| AU1602783A (en) | 1983-12-16 |
| ES522701A0 (es) | 1984-11-16 |
| FI834738A7 (fi) | 1983-12-22 |
| FI75706B (fi) | 1988-03-31 |
| IT1163396B (it) | 1987-04-08 |
| DK33484A (da) | 1984-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CS241528B2 (en) | Interconnection test device with digital information duplex transfer and device for performance of this method | |
| US3805038A (en) | Data handling system maintenance arrangement for processing system fault conditions | |
| US3898621A (en) | Data processor system diagnostic arrangement | |
| US4442502A (en) | Digital information switching system | |
| US4365247A (en) | End station digital transmission link relieving system | |
| JPH03182138A (ja) | 多段交換網およびスイッチ | |
| US4685102A (en) | Switching system loopback test circuit | |
| GB1081812A (en) | Data handling system | |
| US4485467A (en) | Digital information switch matrix with on-line/off-line diagnostic features | |
| JPS60502180A (ja) | 重複時分割多重交換システム | |
| EP0203150B1 (en) | Method and apparatus for looping around a digital transmission line at a channel unit | |
| US3784801A (en) | Data handling system error and fault detecting and discriminating maintenance arrangement | |
| US4675862A (en) | Loop around data channel unit | |
| US4124776A (en) | Information system having multiple access and decentralized exchange | |
| US4575843A (en) | Time-division-multiplexing loop telecommunication system having a first and second transmission line | |
| US6785362B1 (en) | Method and apparatus for checking the functionality of a switching center | |
| US3783255A (en) | Data handling system maintenance arrangement for processing system trouble conditions | |
| AU623122B2 (en) | Process for controlling and/or monitoring and circuit arrangement for implementing the process | |
| US3787633A (en) | Multiplexing arrangement for a communication switching system | |
| CN100444694C (zh) | 用于发送和/或接收数据的装置及用于控制该装置的方法 | |
| AU615040B2 (en) | A data path checking system | |
| US3783256A (en) | Data handling system maintenance arrangement for rechecking signals | |
| US4532624A (en) | Parity checking arrangement for a remote switching unit network | |
| KR0181115B1 (ko) | 공통선 신호장치의 아이에스디엔 사용자부와 메세지 전달부사이의 정합 회로 | |
| JP2669356B2 (ja) | Ｐｄｓ伝送システム |