JPH03182138A - 多段交換網およびスイッチ - Google Patents
多段交換網およびスイッチInfo
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- JPH03182138A JPH03182138A JP2314477A JP31447790A JPH03182138A JP H03182138 A JPH03182138 A JP H03182138A JP 2314477 A JP2314477 A JP 2314477A JP 31447790 A JP31447790 A JP 31447790A JP H03182138 A JPH03182138 A JP H03182138A
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- switch
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- signal
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/55—Prevention, detection or correction of errors
- H04L49/557—Error correction, e.g. fault recovery or fault tolerance
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/15—Interconnection of switching modules
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
- H04L49/254—Centralised controller, i.e. arbitration or scheduling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3018—Input queuing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、交換網に関し、特に、障害を克服するための
手段を含む多経路交換網に関する。
手段を含む多経路交換網に関する。
電話交換とマルチプロセッサ・システムにおいて使用す
るために、多段相互接続網が研究されてきた。マルチプ
ロセッサ・システムの通信の必要性に価格的に効率的に
応えるべく、１９７０年代の前半より、そのような多段
相互接続網がいくつか提案されてきた。それらは、Ｎを
２のような整数ｎの累乗とした場合、一般に、Ｎ個の入
力とＮ個の出力に対して設計され、１ｏｇｎＮ段からな
るものである。隣接する段のスイッチは、その網の任意
の入力から任意の出力への経路を確立できるように相互
接続される。これらの多段網には、交換システムに魅力
的な多くの特性がある。そのような特性の１９は、入出
力数の増加に伴う複維度と費用の増加の割合が比較的低
いことである。
るために、多段相互接続網が研究されてきた。マルチプ
ロセッサ・システムの通信の必要性に価格的に効率的に
応えるべく、１９７０年代の前半より、そのような多段
相互接続網がいくつか提案されてきた。それらは、Ｎを
２のような整数ｎの累乗とした場合、一般に、Ｎ個の入
力とＮ個の出力に対して設計され、１ｏｇｎＮ段からな
るものである。隣接する段のスイッチは、その網の任意
の入力から任意の出力への経路を確立できるように相互
接続される。これらの多段網には、交換システムに魅力
的な多くの特性がある。そのような特性の１９は、入出
力数の増加に伴う複維度と費用の増加の割合が比較的低
いことである。
大きさと費用がほぼＮ２で増加するクロスバ交換機に比
較して、多段網の大きさと費用は、一般に、はぼＮｌｏ
ｇ Ｎで増加する。もう一つの特性は、はぼｌｏｇ
Ｎのオーダの経路区間に同時接続をＮ個まで与える能
力である。さらに、もう一つの特性は、経路選択コント
ローラを不要とする単純な分布形アルゴリズムである。
較して、多段網の大きさと費用は、一般に、はぼＮｌｏ
ｇ Ｎで増加する。もう一つの特性は、はぼｌｏｇ
Ｎのオーダの経路区間に同時接続をＮ個まで与える能
力である。さらに、もう一つの特性は、経路選択コント
ローラを不要とする単純な分布形アルゴリズムである。
このような通信網の一例は、１９８５年５月７日付けで
ワン（Ｈｕａｎｇ）他に発行された米国特許第４．５１
６．２３８号に見られる。
ワン（Ｈｕａｎｇ）他に発行された米国特許第４．５１
６．２３８号に見られる。
ｌｏｇ ８段を有する多段通信網には、他に望ましく
ない特性も２つある。即ち、いずれの入出力間の経路も
１９しか存在せず、しかも、別個の入出力間の経路がリ
ンクを共有し合っていることである。これらの特性のた
めに、不都合が２点生じる。第１に、通信網の人力（起
点）と出力（終点）とがそれぞれ別であっても、前に確
立された接続によって入出力間の接続が阻止されてしま
う。
ない特性も２つある。即ち、いずれの入出力間の経路も
１９しか存在せず、しかも、別個の入出力間の経路がリ
ンクを共有し合っていることである。これらの特性のた
めに、不都合が２点生じる。第１に、通信網の人力（起
点）と出力（終点）とがそれぞれ別であっても、前に確
立された接続によって入出力間の接続が阻止されてしま
う。
第２に、たとえ１９のリンクまたはスイッチの故障でも
、いくつかの入出力間の接続が不能になる。
、いくつかの入出力間の接続が不能になる。
前者は、自由な接続環境としては性能不足をまねき、後
者は、故障に対する許容度の欠如とこれに付随する低信
頼性の原因となる。
者は、故障に対する許容度の欠如とこれに付随する低信
頼性の原因となる。
阻止による性能の低下および故障に対する許容度の欠如
による信頼性の減少は、所与のリンクを通る経路の数が
Ｎに比例して増加するので、通信網の規模とともに益々
重大になる。幸いにして、段ごとにリンクを幾つか追加
すると、網入力と網出力とのすべての対の間の多重経路
の数が相当増加し、前記の不都合が改善されることが、
分かった。このような通信網を多経路多段網と称する。
による信頼性の減少は、所与のリンクを通る経路の数が
Ｎに比例して増加するので、通信網の規模とともに益々
重大になる。幸いにして、段ごとにリンクを幾つか追加
すると、網入力と網出力とのすべての対の間の多重経路
の数が相当増加し、前記の不都合が改善されることが、
分かった。このような通信網を多経路多段網と称する。
接続の設定において、阻止状態から競合が起こった場合
、または網内で故障が発生した場合、多経路多段網であ
れば、代替経路を選択することができる。これによって
、単一経路多段網より高い性能と信頼性が得られる。
、または網内で故障が発生した場合、多経路多段網であ
れば、代替経路を選択することができる。これによって
、単一経路多段網より高い性能と信頼性が得られる。
以下に述べる本発明の原理をよりよく理解するには、特
定の多経路多段網を想定することが役立つと思われる。
定の多経路多段網を想定することが役立つと思われる。
そのため、「コンピュータ」の１９８７年６月号のｖ、
ｐ、 り？ −（Ｋｕ＊ａｒ ）およびＳ、Ｍ、
レディ（Ｒｅｄｄｙ ）による「拡張シャフル交換多段
相互接続網（Ａｕｇｓｅｎｔｅｄ ＳｈｕｆＴＩｅ−Ｅ
ｘｃｈａｎｇｅ Ｍｕｌｔｌｓｔａｇｅ Ｉｎｔｅｒｃ
ｏｎｎｅｃｔｌｏｎ Ｎｅｔｗｏｒｋｓ） Ｊ（９，３
０−ｐ、４０ ）に説明されている拡張シャフル交換網
を以下で述べる。この交換網の説明に役立てるために、
この論文の第６図を本明細書の第１図として複製する。
ｐ、 り？ −（Ｋｕ＊ａｒ ）およびＳ、Ｍ、
レディ（Ｒｅｄｄｙ ）による「拡張シャフル交換多段
相互接続網（Ａｕｇｓｅｎｔｅｄ ＳｈｕｆＴＩｅ−Ｅ
ｘｃｈａｎｇｅ Ｍｕｌｔｌｓｔａｇｅ Ｉｎｔｅｒｃ
ｏｎｎｅｃｔｌｏｎ Ｎｅｔｗｏｒｋｓ） Ｊ（９，３
０−ｐ、４０ ）に説明されている拡張シャフル交換網
を以下で述べる。この交換網の説明に役立てるために、
この論文の第６図を本明細書の第１図として複製する。
第１図の拡張シャフル交換網は、依然として阻止性の交
換網であるが、含まれる多数の経路のために、阻止の可
能性は抑えられている。この特徴は以下の説明で示す。
換網であるが、含まれる多数の経路のために、阻止の可
能性は抑えられている。この特徴は以下の説明で示す。
第１図は、１６の入力および出力を有する５段構成の交
換網を表す。段番号を図の下部に示す。
換網を表す。段番号を図の下部に示す。
段１および段２の各スイッチは、スイッチの左側に２つ
の人力、スイッチの上側に１９の入力、スイッチの右側
に２つの出力、・そしてスイッチの下側に１９の出力を
持っている。第１図の１３３段のスイッチは、２つの入
力と２つの出力をそれぞれ有するのみである。（段２お
よび段３において）スイッチの上側の入力とスイッチの
下側の出力とを考慮しない場合、第１図の中央の３つの
段は、通常のシャフル交換網の一部を表しているに過ぎ
ない。段２および段３にあるスイッチの上側の入力とそ
れらの段のスイッチの下側の出力との接続によって、そ
の交換網に対する追加的な代替経路設定用の線路が形成
される。例えば、スイッチ１０の入力１１および１３を
網出力Ｏおよび４にそれぞれ接続しようとする場合、ス
イッチ１０では入力１１を出力１２に接続するように設
定し、スイッチ２０では入力１２を出力２２に接続し、
スイッチ３０では人力２２を出力３２に接続し、さらに
スイッチ４０では人力３２を交換網の出力０に与えるよ
うに設定することはできるが、入力１３をスイッチ１０
の出力１５に接続しても役に立たない。それは、第１図
に示したように、出力１５に接続されるリンクでは、交
換網の出力４に到達できないからである。従って、スイ
ッチ１０の内部では、入力１３をそのスイッチの代替経
路用出力、即ち出力１４に接続しなければならない。
の人力、スイッチの上側に１９の入力、スイッチの右側
に２つの出力、・そしてスイッチの下側に１９の出力を
持っている。第１図の１３３段のスイッチは、２つの入
力と２つの出力をそれぞれ有するのみである。（段２お
よび段３において）スイッチの上側の入力とスイッチの
下側の出力とを考慮しない場合、第１図の中央の３つの
段は、通常のシャフル交換網の一部を表しているに過ぎ
ない。段２および段３にあるスイッチの上側の入力とそ
れらの段のスイッチの下側の出力との接続によって、そ
の交換網に対する追加的な代替経路設定用の線路が形成
される。例えば、スイッチ１０の入力１１および１３を
網出力Ｏおよび４にそれぞれ接続しようとする場合、ス
イッチ１０では入力１１を出力１２に接続するように設
定し、スイッチ２０では入力１２を出力２２に接続し、
スイッチ３０では人力２２を出力３２に接続し、さらに
スイッチ４０では人力３２を交換網の出力０に与えるよ
うに設定することはできるが、入力１３をスイッチ１０
の出力１５に接続しても役に立たない。それは、第１図
に示したように、出力１５に接続されるリンクでは、交
換網の出力４に到達できないからである。従って、スイ
ッチ１０の内部では、入力１３をそのスイッチの代替経
路用出力、即ち出力１４に接続しなければならない。
スイッチ１０の出力１４は、スイッチ１６の上側出力に
接続されている。入力１３の信号は、出力１４からスイ
ッチ１６を介してスイッチ２６へと送られ、さらにスイ
ッチ３６、スイッチ４６、そして最終的に交換網の出力
４へと送られる。このように、第１図の段１および段２
におけるスイッチの代替経路用の人力および出力は、そ
れらを接続するリンクと共に、その交換網における代替
経路を与えるものである。
接続されている。入力１３の信号は、出力１４からスイ
ッチ１６を介してスイッチ２６へと送られ、さらにスイ
ッチ３６、スイッチ４６、そして最終的に交換網の出力
４へと送られる。このように、第１図の段１および段２
におけるスイッチの代替経路用の人力および出力は、そ
れらを接続するリンクと共に、その交換網における代替
経路を与えるものである。
第１図には、中央の３つの段とは種類がいくぶん異なる
段０および４も含まれていることが分かる。詳細には、
段Ｏは、２人力／単出力マルチプレクサ（ＭＵＸ）
・スイッチからなり、段４は、１１１人力／２出力マル
チブレクサ・スイッチからなる。段０における各スイッ
チｉは、この交換網のｉ番目とＮ／２＋ｉ番目の入力か
ら、その人力信号を得ている。従って、スイッチｉは、
１−０（即ち、スイッチ５０）とした場合、その入力を
網の人力０および８から取り、１−２（即ち、スイッチ
５１）の場合には、入力を網の入力２および１０から取
るという具合である。段４では、スイッチが４個組のグ
ループに配列されている。最初のグループの第１および
第３のスイッチは、網の出力０および１に接続され、第
２および第４のスイッチは、網の出力２および３に接続
される。
段０および４も含まれていることが分かる。詳細には、
段Ｏは、２人力／単出力マルチプレクサ（ＭＵＸ）
・スイッチからなり、段４は、１１１人力／２出力マル
チブレクサ・スイッチからなる。段０における各スイッ
チｉは、この交換網のｉ番目とＮ／２＋ｉ番目の入力か
ら、その人力信号を得ている。従って、スイッチｉは、
１−０（即ち、スイッチ５０）とした場合、その入力を
網の人力０および８から取り、１−２（即ち、スイッチ
５１）の場合には、入力を網の入力２および１０から取
るという具合である。段４では、スイッチが４個組のグ
ループに配列されている。最初のグループの第１および
第３のスイッチは、網の出力０および１に接続され、第
２および第４のスイッチは、網の出力２および３に接続
される。
次のグループの４個のスイッチは、網の出力４〜７に接
続されると言う具合である。
続されると言う具合である。
多経路網から得られる信頼性および性能の改善は、利用
可能な代替経路が経路設定アルゴリズムによって如何に
効率的に使用されるかに依存する。
可能な代替経路が経路設定アルゴリズムによって如何に
効率的に使用されるかに依存する。
故障のない利用可能な経路を求めて余すところなく探査
するバック・トラッキング経路設定アルゴリズムを使用
することもできるが、バック・トラッキングは、実施す
るにはハードウェアの面で比較的高価となり、接続の設
定にも時間がかかりすぎる。従って、バック・トラッキ
ングでないアルゴリズムの方が、はるかに好ましい。こ
のようなアルゴリズムの一つが、前記のクマ−（Ｋｕ■
ａｒ ）他の論文に説明されている。このアルゴリズム
は、各スイッチがその３つの出力の何れかに故障がある
かどうかを確かめることができることを想定している。
するバック・トラッキング経路設定アルゴリズムを使用
することもできるが、バック・トラッキングは、実施す
るにはハードウェアの面で比較的高価となり、接続の設
定にも時間がかかりすぎる。従って、バック・トラッキ
ングでないアルゴリズムの方が、はるかに好ましい。こ
のようなアルゴリズムの一つが、前記のクマ−（Ｋｕ■
ａｒ ）他の論文に説明されている。このアルゴリズム
は、各スイッチがその３つの出力の何れかに故障がある
かどうかを確かめることができることを想定している。
スイッチは、故障の状態を発見した場合、その情報をそ
の人力を介して、それが接続されているスイッチに伝え
ることができるものとする。
の人力を介して、それが接続されているスイッチに伝え
ることができるものとする。
全体的なアルゴリズムは、指定された経路設定タスクを
行う各スイッチによって生じるものである。網内の各ス
イッチは、３つの入力にそれぞれバッファを持っている
。これらのバッファには、到来するパケット信号が格納
され、（３つの入力がすべて到来するパケットを有する
場合のような）代替経路が利用できない競合時には、情
報が失われないように、バッファにパケットが格納され
る。
行う各スイッチによって生じるものである。網内の各ス
イッチは、３つの入力にそれぞれバッファを持っている
。これらのバッファには、到来するパケット信号が格納
され、（３つの入力がすべて到来するパケットを有する
場合のような）代替経路が利用できない競合時には、情
報が失われないように、バッファにパケットが格納され
る。
勿＝、ここで考慮するパケット信号は、ヘッダー部分と
データ部分とを含む通常のパケット信号である。ヘッダ
一部分には、起点アドレス、終点アドレス、およびパリ
ティ等を含む異なる種類の情報が入る。各スイッチは、
動作中に、経路設定のために３つの各入力で受信するパ
ケットの終点アドレスを調べる。次に、パケットは、バ
ッファ内のパケットの終点アドレスに基づいて適切な出
力（スイッチの右側の２つの出力）に切り替えられる。
データ部分とを含む通常のパケット信号である。ヘッダ
一部分には、起点アドレス、終点アドレス、およびパリ
ティ等を含む異なる種類の情報が入る。各スイッチは、
動作中に、経路設定のために３つの各入力で受信するパ
ケットの終点アドレスを調べる。次に、パケットは、バ
ッファ内のパケットの終点アドレスに基づいて適切な出
力（スイッチの右側の２つの出力）に切り替えられる。
２つ以上のパケットを特定のスイッチ出力に接続する必
要がある場合、または要求されたスイッチ出力の１９へ
のアクセスがスイッチ内部の故障にために阻止される場
合、そのパケットは、スイッチの補助出力（下側の出力
）に切り替えられる。
要がある場合、または要求されたスイッチ出力の１９へ
のアクセスがスイッチ内部の故障にために阻止される場
合、そのパケットは、スイッチの補助出力（下側の出力
）に切り替えられる。
段０において、即ち、交換網の入力において、スイッチ
の１９へのアクセスが阻止された場合、そのスイッチの
パケットは、もう一方のスイッチに経路付けされること
が分かる。また、スイッチ３６のような段３のスイッチ
は、上側の入力および下側の出力が示されていない。経
路設定タスクの目的上、それらのスイッチは、故障状態
に束縛される下側の出力を除いて段１および２のスイッ
チと同じであると仮定できる。
の１９へのアクセスが阻止された場合、そのスイッチの
パケットは、もう一方のスイッチに経路付けされること
が分かる。また、スイッチ３６のような段３のスイッチ
は、上側の入力および下側の出力が示されていない。経
路設定タスクの目的上、それらのスイッチは、故障状態
に束縛される下側の出力を除いて段１および２のスイッ
チと同じであると仮定できる。
以上、第１図の交換網をパケット交換との関連で説明し
た。また、同じ交換網をアイオア大学のｖ、 ｐ、
クマーによる１９８５年の「高信頼性高性能多段相互接
続網に付いて（Ｏｎ Ｈｌｇｈｌｙ Ｒｅ１１ａｂｌｅ
Ｈｌｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｍｕｌｔｌ
ｓｔａｇｅ Ｉｎｔｅｒｃｏｎｎｅｅｔｉｏｎ Ｎｅ
ｔｗｏｒｋｓ ） Ｊと題する博士論文の回路交換との
関連でも説明する。この論文に説明されているスイッチ
は、モジュール型である。即ち、全部で６個の別個のモ
ジュールに対して、スイッチの各入力に１９の「入力モ
ジュールＪが、そしてスイッチの各出力に１９の「出力
モジュール」がある。
た。また、同じ交換網をアイオア大学のｖ、 ｐ、
クマーによる１９８５年の「高信頼性高性能多段相互接
続網に付いて（Ｏｎ Ｈｌｇｈｌｙ Ｒｅ１１ａｂｌｅ
Ｈｌｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｍｕｌｔｌ
ｓｔａｇｅ Ｉｎｔｅｒｃｏｎｎｅｅｔｉｏｎ Ｎｅ
ｔｗｏｒｋｓ ） Ｊと題する博士論文の回路交換との
関連でも説明する。この論文に説明されているスイッチ
は、モジュール型である。即ち、全部で６個の別個のモ
ジュールに対して、スイッチの各入力に１９の「入力モ
ジュールＪが、そしてスイッチの各出力に１９の「出力
モジュール」がある。
各入力モジュールは、９本の結合バス１組によって各出
力モジュールに接続されている。この論文のスイッチの
各モジュールは、接続の設定においてプロトコル機能を
実施する状態機構である。提示された構想では、制御信
号およびデータ信号の両方に対して符号化構造を使用す
る。この符号化では、制御信号の符号化にｍ者択ｎ符号
の類を使用しているが、これにはＴ Ｓ Ｃ（Ｔｏｔａ
ｌｌｙ Ｓｅｌｆ−Ｃｈｅｃｋｌｎｇ−完全自己検査）
検査法が幾つかある。
力モジュールに接続されている。この論文のスイッチの
各モジュールは、接続の設定においてプロトコル機能を
実施する状態機構である。提示された構想では、制御信
号およびデータ信号の両方に対して符号化構造を使用す
る。この符号化では、制御信号の符号化にｍ者択ｎ符号
の類を使用しているが、これにはＴ Ｓ Ｃ（Ｔｏｔａ
ｌｌｙ Ｓｅｌｆ−Ｃｈｅｃｋｌｎｇ−完全自己検査）
検査法が幾つかある。
データ信号に対しては、ベルジュール（Ｂｅｒｇｅｒ）
符号（これも、ＴＳＣ検査可能な符号である）を使用す
る。モジュールの組み合わせ論理部分は、単一欠陥保証
ＰＬＡ （プログラマブル・ロジック・アレイ）を用い
て実現する。各人力モジュールは、３つの各出力に切り
替えるために１対３デマルチプレクサを有するが、一方
、各出力モジュールは、３つの入力の各々から選択でき
るようにする３対１マルチプレクサ（ＭＵＸ）を有する
。マルチプレクサおよびデマルチプレクサへの制御信号
は、ＰＬＡによって生成される。最後に、各モジュール
は、データ線上の誤りだけでなく制御線上の誤りも検出
するＴＳＣ検査器の構造を有する。
符号（これも、ＴＳＣ検査可能な符号である）を使用す
る。モジュールの組み合わせ論理部分は、単一欠陥保証
ＰＬＡ （プログラマブル・ロジック・アレイ）を用い
て実現する。各人力モジュールは、３つの各出力に切り
替えるために１対３デマルチプレクサを有するが、一方
、各出力モジュールは、３つの入力の各々から選択でき
るようにする３対１マルチプレクサ（ＭＵＸ）を有する
。マルチプレクサおよびデマルチプレクサへの制御信号
は、ＰＬＡによって生成される。最後に、各モジュール
は、データ線上の誤りだけでなく制御線上の誤りも検出
するＴＳＣ検査器の構造を有する。
前記のスイッチ構想は、それなりの利点はあるが、多く
の問題がある。具体的には、制御用ＰＬＡからマルチプ
レクサおよびデマルチプレクサまでの間に「ライン・ス
タック・アット」故障があると、データの破壊、誤経路
設定、またはその両方を起こす可能性がある。これらの
障害は検出されずに終わることがある。また、人力モジ
ュールにおいてＴＳＣ検査器によって検出されるデータ
線の誤りも、決定的に正確には指摘できないのである。
の問題がある。具体的には、制御用ＰＬＡからマルチプ
レクサおよびデマルチプレクサまでの間に「ライン・ス
タック・アット」故障があると、データの破壊、誤経路
設定、またはその両方を起こす可能性がある。これらの
障害は検出されずに終わることがある。また、人力モジ
ュールにおいてＴＳＣ検査器によって検出されるデータ
線の誤りも、決定的に正確には指摘できないのである。
前段における故障による可能性も、現在の段における故
障による可能性もあり、しかも、これら２つの可能性を
区別する方法は何もない。要するに、問題が幾つも組合
わさって、このスイッチを故障剛性動作のためには十分
効果的とは言えないものにしているのである。
障による可能性もあり、しかも、これら２つの可能性を
区別する方法は何もない。要するに、問題が幾つも組合
わさって、このスイッチを故障剛性動作のためには十分
効果的とは言えないものにしているのである。
すべての単一故障を検出し遮蔽することができる本発明
のスイッチ構造によって、前記の欠陥を克服し、完全に
故障耐性な動作を達成することができる。このスイッチ
は、双軌道制御信号を生成するコントローラを使用する
。実施例には、このコントローラが、同一の入力を受信
して相補的な出力を生成する２つのコントローラから成
るものがある。これらの相補的な出力が、スイッチの人
力と出力との間に置かれたマルチプレクサを制御する双
軌道信号を形成する。スイッチ内部の信号経路設定の双
軌道制御によって、信号経路設定手段におけるすべての
単一故障が効率的に検出できるようになる。スイッチの
入力だけでなく出力にも完全自己検査回路を備えること
により、故障を容易に隔離し、その発生源を特定するこ
とが可能となる。
のスイッチ構造によって、前記の欠陥を克服し、完全に
故障耐性な動作を達成することができる。このスイッチ
は、双軌道制御信号を生成するコントローラを使用する
。実施例には、このコントローラが、同一の入力を受信
して相補的な出力を生成する２つのコントローラから成
るものがある。これらの相補的な出力が、スイッチの人
力と出力との間に置かれたマルチプレクサを制御する双
軌道信号を形成する。スイッチ内部の信号経路設定の双
軌道制御によって、信号経路設定手段におけるすべての
単一故障が効率的に検出できるようになる。スイッチの
入力だけでなく出力にも完全自己検査回路を備えること
により、故障を容易に隔離し、その発生源を特定するこ
とが可能となる。
第２図に、第１図に示したような構造において使用され
るスイッチ、例えば第１図のスイッチ１０の概略ブロッ
ク図を示す。説明のため、第１図の交換網およびその交
換網で使用されるスイッチに関する以下の説明は、第１
図の交換網がパケット交換モードで動作するものと仮定
する。
るスイッチ、例えば第１図のスイッチ１０の概略ブロッ
ク図を示す。説明のため、第１図の交換網およびその交
換網で使用されるスイッチに関する以下の説明は、第１
図の交換網がパケット交換モードで動作するものと仮定
する。
前記の論文におけるスイッチの構想では、６つの別個の
モジュールからなり、各々が制御部とデータ部を備えて
いたが、第２図のスイッチは、それとは異なり、単一の
制御部６１および単一のデータ部６２から成る。制御部
６１は、隣接するスイッチとのプロトコル用の制御信号
およびデータ部におけるマルチプレクサ用の制御信号を
生成する。さらに具体的には、制御部６１は、他のスイ
ッチの代替出力ポートに接続されるバス６３を備えてい
る。例えば、スイッチ２０のバス６３は、第１図のスイ
ッチ１６の代替出力ポートに接続される。スイッチ１０
のバス６３は、ＭＥＳＳＡＧＥ信号およびＭＥＳＳＡＧ
Ｅ信号（双軌道フォーマットまたは相補フォーマットの
信号）をスイッチ１６から受信して、ＲＥＡＤＹ信号、
ＦＡＵＬＴ信号、およびＢＡＣＫ−ＣＨＥＣＫ信号をス
イッチ１６に送る。
モジュールからなり、各々が制御部とデータ部を備えて
いたが、第２図のスイッチは、それとは異なり、単一の
制御部６１および単一のデータ部６２から成る。制御部
６１は、隣接するスイッチとのプロトコル用の制御信号
およびデータ部におけるマルチプレクサ用の制御信号を
生成する。さらに具体的には、制御部６１は、他のスイ
ッチの代替出力ポートに接続されるバス６３を備えてい
る。例えば、スイッチ２０のバス６３は、第１図のスイ
ッチ１６の代替出力ポートに接続される。スイッチ１０
のバス６３は、ＭＥＳＳＡＧＥ信号およびＭＥＳＳＡＧ
Ｅ信号（双軌道フォーマットまたは相補フォーマットの
信号）をスイッチ１６から受信して、ＲＥＡＤＹ信号、
ＦＡＵＬＴ信号、およびＢＡＣＫ−ＣＨＥＣＫ信号をス
イッチ１６に送る。
スイッチ１０のデータ部６２は、スイッチ１６のその同
じポートからではあるが、バス６４を介して情報を受信
する。バス６４には、ＶＡＬＩＤ ＤＡＴ＾信号線、Ｐ
ＡＲＩＴＶ信号線、および８本のデータ線が含まれる。
じポートからではあるが、バス６４を介して情報を受信
する。バス６４には、ＶＡＬＩＤ ＤＡＴ＾信号線、Ｐ
ＡＲＩＴＶ信号線、および８本のデータ線が含まれる。
使用するパリティ基準は、奇数である。
奇数パリティは、ＴＳＣ検査器が正しく動作するために
必要である。
必要である。
また、制御部６１は、第１図の交換網内部のスイッチか
ら成るすぐ前の段にある他のスイッチの出力ポートに接
続されたバス６５および６７も含む。スイッチ１０との
接続において、例えば、バス６５は、スイッチ５０に接
続されるが、バス６７は、スイッチ５３に接続される。
ら成るすぐ前の段にある他のスイッチの出力ポートに接
続されたバス６５および６７も含む。スイッチ１０との
接続において、例えば、バス６５は、スイッチ５０に接
続されるが、バス６７は、スイッチ５３に接続される。
また、データ部６２には、バス６５および６７が接続さ
れているすぐ前の段の２つのスイッチに接続される２つ
のバスもさらに含まれる。これらは、それぞれバス６６
および６８である。
れているすぐ前の段の２つのスイッチに接続される２つ
のバスもさらに含まれる。これらは、それぞれバス６６
および６８である。
制御部およびデータ部の入力インタフェースは、出力イ
ンタフェースに匹敵する組を持っている。
ンタフェースに匹敵する組を持っている。
つまり、制御部６１は、バス６３．６５および６７に対
応するバス７３．７５および７７を備えている。同様に
、データ部６２は、バス６４．６６、および６８に対応
するバス７４．７６、および７８を備えている。
応するバス７３．７５および７７を備えている。同様に
、データ部６２は、バス６４．６６、および６８に対応
するバス７４．７６、および７８を備えている。
バス６３において、信号ＭＥＳＳＡＧＥおよびＭＥＳＳ
ＡＧＥは、パケットが存在することを示す。信号ＲＥＡ
ＤＶ 、 ＦＡＵＬＴ ！６ ヨヒＢＡＣＫ−Ｃ１ｌＥ
ＣＫハ、３各板１符号で符号化されて、フロー制御と故
障通知情報を伝える。バス６４において、パリティ線は
、８本のデータ・ヒツト線（ＤＯ〜Ｄ７）およびＤＡＴ
Ａ ＶＡＬＩＤ線で計算される奇数パリティを伝える。
ＡＧＥは、パケットが存在することを示す。信号ＲＥＡ
ＤＶ 、 ＦＡＵＬＴ ！６ ヨヒＢＡＣＫ−Ｃ１ｌＥ
ＣＫハ、３各板１符号で符号化されて、フロー制御と故
障通知情報を伝える。バス６４において、パリティ線は
、８本のデータ・ヒツト線（ＤＯ〜Ｄ７）およびＤＡＴ
Ａ ＶＡＬＩＤ線で計算される奇数パリティを伝える。
第３図は、本発明のスイッチを通るパケットのフォーマ
ットを示す。パケットの最初のバイト、即ち、第１クロ
ック周明におけるバス６４上の８つのビットの集まりに
は、そのパケットが切り替えられる先の網出力ポートの
アドレスが入れられる。このアドレスの後には、ヘラグ
ーの残りと、任意の数のデータ・バイトが続く。
ットを示す。パケットの最初のバイト、即ち、第１クロ
ック周明におけるバス６４上の８つのビットの集まりに
は、そのパケットが切り替えられる先の網出力ポートの
アドレスが入れられる。このアドレスの後には、ヘラグ
ーの残りと、任意の数のデータ・バイトが続く。
使用されるプロトコル信号とそれらのタイミングを第４
図に示す。パケットの開始は、ＭＥＳＳＡＧＥ線の論理
「０」から論理「１」への立ち上がりによって示され、
パケットの終了は、ＭＥＳＳＡＧＥ線の論理「１」から
論理「０」への立ち下がりによって区切られる。ＤＡＴ
Ａ Ｖ＾ＬＩＤ信号が活性化される（論理「１」）と、
データ線ＤＯ，，，，Ｄ７上に有効な信号が存在するこ
とを意味する。逆に、ＤＡＴＡＶＡＬＩＤ信号が「０」
の場合、これは、データ線上の信号は無視するべきであ
ることの指示であると解釈される。この状態が起こるの
は、パケットの発信元の転送速度がスイッチのデータ・
バスの転送速度より遅い場合である。つまり、交換網は
、第４図のクロック線によって示されるように同期して
いるため、交換網の入力に同期用バッファを備える必要
がある。入力データの速度が、交換網の速度より遅いと
、発信元によって新たなデータが供給されないときに、
「無効時間」が発生する。
図に示す。パケットの開始は、ＭＥＳＳＡＧＥ線の論理
「０」から論理「１」への立ち上がりによって示され、
パケットの終了は、ＭＥＳＳＡＧＥ線の論理「１」から
論理「０」への立ち下がりによって区切られる。ＤＡＴ
Ａ Ｖ＾ＬＩＤ信号が活性化される（論理「１」）と、
データ線ＤＯ，，，，Ｄ７上に有効な信号が存在するこ
とを意味する。逆に、ＤＡＴＡＶＡＬＩＤ信号が「０」
の場合、これは、データ線上の信号は無視するべきであ
ることの指示であると解釈される。この状態が起こるの
は、パケットの発信元の転送速度がスイッチのデータ・
バスの転送速度より遅い場合である。つまり、交換網は
、第４図のクロック線によって示されるように同期して
いるため、交換網の入力に同期用バッファを備える必要
がある。入力データの速度が、交換網の速度より遅いと
、発信元によって新たなデータが供給されないときに、
「無効時間」が発生する。
このような場合、網入カバッファは空になり、パケット
が終了してはいないが、伝送すべきデータが無いことに
なる。この状態を交換網に知らせるために、ＤＡＴＡ
ＶＡＬＩＤ線が「０」となる。このように、ＭＥＳＳＡ
ＧＥ線とＤＡＴＡ ＶＡＬＩＤ線とが、組となって、遅
い発信元に対するプロトコルを処理する。
が終了してはいないが、伝送すべきデータが無いことに
なる。この状態を交換網に知らせるために、ＤＡＴＡ
ＶＡＬＩＤ線が「０」となる。このように、ＭＥＳＳＡ
ＧＥ線とＤＡＴＡ ＶＡＬＩＤ線とが、組となって、遅
い発信元に対するプロトコルを処理する。
あるスイッチの入力ポート上のＭＥＳＳＡＧＥ線が活性
化され、最初のバイトでパケット・アドレスが捕らえら
れると、制御部６１は、パケットの経路を設定するべき
適切なスイッチ出力ポートを決定する。競合がない場合
、この制御によって、受信された最初のバイトが適切な
スイッチ出力ポートへと送られ、そのスイッチ出力ポー
ト（例えば、発信元スイッチのバス７５および受信先ス
イッチのバス６５）のＭＥＳＳＡＧＥ線が活性化される
。そのスイッチ出力ポートがビジーの場合、そのパケッ
トを送り出したスイッチへと（例えば、受信先スイッチ
のバス６５から発信元スイッチのバス７５へと）奸刀Ｎ
信号が送り返される。パケットの伝送中に、スイッチが
、出力リンクのＲＥＡＤＹ信号を受信すると、そのスイ
ッチは、その特定の出力リンクに接続されている入力リ
ンクに庇τ面信号を活性化させ、以降の伝送を差し控え
る。換言すれば、バス７５でＲＥＡＤＹ信号を受信した
スイッチは、そのＲＥＡＤＹ信号をバス７５に接続され
ている入力バス（６３，６５、または６７）に反映させ
る。
化され、最初のバイトでパケット・アドレスが捕らえら
れると、制御部６１は、パケットの経路を設定するべき
適切なスイッチ出力ポートを決定する。競合がない場合
、この制御によって、受信された最初のバイトが適切な
スイッチ出力ポートへと送られ、そのスイッチ出力ポー
ト（例えば、発信元スイッチのバス７５および受信先ス
イッチのバス６５）のＭＥＳＳＡＧＥ線が活性化される
。そのスイッチ出力ポートがビジーの場合、そのパケッ
トを送り出したスイッチへと（例えば、受信先スイッチ
のバス６５から発信元スイッチのバス７５へと）奸刀Ｎ
信号が送り返される。パケットの伝送中に、スイッチが
、出力リンクのＲＥＡＤＹ信号を受信すると、そのスイ
ッチは、その特定の出力リンクに接続されている入力リ
ンクに庇τ面信号を活性化させ、以降の伝送を差し控え
る。換言すれば、バス７５でＲＥＡＤＹ信号を受信した
スイッチは、そのＲＥＡＤＹ信号をバス７５に接続され
ている入力バス（６３，６５、または６７）に反映させ
る。
その出力リンクのＲＥＡＤＹ信号が下がると、スイッチ
は、その入力リンクのＲＥＡＤＹ信号を下げて、伝送を
再開する。これが、速い発信元に対するフロー制御の実
施方法である。
は、その入力リンクのＲＥＡＤＹ信号を下げて、伝送を
再開する。これが、速い発信元に対するフロー制御の実
施方法である。
あるスイッチの出力ポートに後続のスイッチから供給さ
れるＦＡＵＬＴ信号線、例えば、バス７５のＦＡＵＬＴ
線が、パケットの伝送中に「１」になる（第４図には図
示せず）と、その出力リンクの肚５ＳＡＧＥ線は、その
ＦＡＵＬＴ指示を（やはりバス７５で）受信するスイッ
チによってｒＯＪに設定され、そのパケットの残りは失
われる。このＦＡＵＬＴ信号は、故障のスイッチの修理
に続いて手動でリセットされるまで、「１」のままであ
る。ＦＡＵＬＴ線が、「１」である限り、そのスイッチ
の制御部６１は、ＭＥＳＳＡＧＥ ４１を、そのスイッ
チのポートにおいては「１」にすることができず、パケ
ットの経路をそのスイッチのポートに設定することは一
切できない。ＭＥＳＳＡＧＥ線を低い値に設定すること
は、事実上、パケットが終了してデータがそれ以上ない
ことを後続のスイッチに告げることになるが、このよう
にするのは、故障のスイッチが何かをする場合、何をす
るかに付いての保証がないからである。
れるＦＡＵＬＴ信号線、例えば、バス７５のＦＡＵＬＴ
線が、パケットの伝送中に「１」になる（第４図には図
示せず）と、その出力リンクの肚５ＳＡＧＥ線は、その
ＦＡＵＬＴ指示を（やはりバス７５で）受信するスイッ
チによってｒＯＪに設定され、そのパケットの残りは失
われる。このＦＡＵＬＴ信号は、故障のスイッチの修理
に続いて手動でリセットされるまで、「１」のままであ
る。ＦＡＵＬＴ線が、「１」である限り、そのスイッチ
の制御部６１は、ＭＥＳＳＡＧＥ ４１を、そのスイッ
チのポートにおいては「１」にすることができず、パケ
ットの経路をそのスイッチのポートに設定することは一
切できない。ＭＥＳＳＡＧＥ線を低い値に設定すること
は、事実上、パケットが終了してデータがそれ以上ない
ことを後続のスイッチに告げることになるが、このよう
にするのは、故障のスイッチが何かをする場合、何をす
るかに付いての保証がないからである。
故障のスイッチが、実際に、ある受信先にデータを送り
続けたとすれば、そのデータは破壊されていると思われ
る。ｒＯＪのＭＥＳＳＡＧＥ信号を送ることにより、そ
のような伝送が終了し、さらに、その受信先によって受
信されるバイト数が予想されるバイト数には対応しない
と言う利点もある。このことによって、その受信先では
、故障を経たパケット全体を捨てることになり、望むべ
き結果となる。
続けたとすれば、そのデータは破壊されていると思われ
る。ｒＯＪのＭＥＳＳＡＧＥ信号を送ることにより、そ
のような伝送が終了し、さらに、その受信先によって受
信されるバイト数が予想されるバイト数には対応しない
と言う利点もある。このことによって、その受信先では
、故障を経たパケット全体を捨てることになり、望むべ
き結果となる。
ＢＡＣＫ−ＣＨＥＣＫ信号は、ＦＡＵＬＴ信号発生器９
７で生成されるが、冗長ビットであり、ＦＡＵＬＴ信号
およびＲＥＡＤＹ信号と共に３者択１符号を形成する。
７で生成されるが、冗長ビットであり、ＦＡＵＬＴ信号
およびＲＥＡＤＹ信号と共に３者択１符号を形成する。
つまり、故障のない動作の下では、これらの３つの信号
のうち、１９だけが論理値ｒｌＪをとり、その他は「０
」である。これらの信号の解釈は次の通りである。
のうち、１９だけが論理値ｒｌＪをとり、その他は「０
」である。これらの信号の解釈は次の通りである。
ＦＡＵＬＴ ＲＣＡＤＹ ＢＡＣＫ−ＣＩＩｎ（Ｊｌ
０ ０ スイッチ（ＳＶ）は故障。
０ ０ スイッチ（ＳＶ）は故障。
ｏ ｉ ｏ ｓｗは正常、データの受信不
能。
能。
０ ０ １ ＳＶは正常。
第５図は、本スイッチ構造の詳細なブロック図である。
制御部６１は、制御ＰＬＡ９１．３者択１符号ＴＳＣ検
査器（１０Ｆ ３ ＴＳＣ） ９６および９８、主ＴＳ
Ｃ検査器９２、およびＦＡＵＬＴ信号発生回路９７から
成る。データ部６２は、入カバリティＴＳＣ検査器８１
．８２および８３、出カバリティＴＳＣ検査器８４．８
５および８６、ならびにマルチプレクサ９３．９４およ
び９５から成る。
査器（１０Ｆ ３ ＴＳＣ） ９６および９８、主ＴＳ
Ｃ検査器９２、およびＦＡＵＬＴ信号発生回路９７から
成る。データ部６２は、入カバリティＴＳＣ検査器８１
．８２および８３、出カバリティＴＳＣ検査器８４．８
５および８６、ならびにマルチプレクサ９３．９４およ
び９５から成る。
制御ＰＬＡ９１は、スイッチの制御論理を実施するもの
であり、２つの相補的なＰＬＡ （ＰＬＡ＋およびＰＬ
Ａ−）で実現されている。この２つのＰＬＡは、同じ入
力を受信して、互いに相補的な出力を生成する。その入
力は、バス６３．６５および６７のそれぞれの人力ＭＥ
ＳＳＡＧＥ線１０２．１０３および１０４、バス７５．
７７および７３のそれぞれの入ってくるＲＥＡＤＹ ５
ＦＡＵＬＴおよびＢＡＣＫ−Ｃ１１ＥＣＫの各線１０５
．１０６および１０７、ならびにレジスタ８７．８８お
よび８９からのバス１０８上の経路設定情報である。出
力は、バッファ８７（線１０９）、８８および８９、マ
ルチプレクサ９３．９４および９５、ならびに故障信号
発生器９７へと双軌道形式で送られる。線１０９は、例
えば、レジスタ８７に新たなデータの受信許可を与える
。ＰＬＡ９１の制御出力対も、６対が本当に双軌道信号
を伝えていることを確かめるために、主ＴＳＣ検査器９
２にそれぞれ送られる。
であり、２つの相補的なＰＬＡ （ＰＬＡ＋およびＰＬ
Ａ−）で実現されている。この２つのＰＬＡは、同じ入
力を受信して、互いに相補的な出力を生成する。その入
力は、バス６３．６５および６７のそれぞれの人力ＭＥ
ＳＳＡＧＥ線１０２．１０３および１０４、バス７５．
７７および７３のそれぞれの入ってくるＲＥＡＤＹ ５
ＦＡＵＬＴおよびＢＡＣＫ−Ｃ１１ＥＣＫの各線１０５
．１０６および１０７、ならびにレジスタ８７．８８お
よび８９からのバス１０８上の経路設定情報である。出
力は、バッファ８７（線１０９）、８８および８９、マ
ルチプレクサ９３．９４および９５、ならびに故障信号
発生器９７へと双軌道形式で送られる。線１０９は、例
えば、レジスタ８７に新たなデータの受信許可を与える
。ＰＬＡ９１の制御出力対も、６対が本当に双軌道信号
を伝えていることを確かめるために、主ＴＳＣ検査器９
２にそれぞれ送られる。
主ＴＳＣ検査器９２は、他の入力を受信して、以下に述
べるような他の検査も行う。
べるような他の検査も行う。
３各板１符号ＴＳＣ検査器９６は、バス７３．７５およ
び７７上ノＲＥＡＤＹ線、Ｆ’Ａｔ１ＬＴ線、オヨびＢ
ＡＣＫ−ＣＨＥＣＫ線に応じた動作を行う。さらに具体
的には、ＴＳＣＳＣ検査器は、バス７５および７７上の
ＲＥＡＤＹ 、 ＦＡＵＬＴ 、およびＢＡＣＫ−ＣＨ
ＥＣＫ信号に感応し、ＴＳＣＳＣ検査器は、バス７７お
よび７３上の４１訂、ＰＡＬＩＬＴ 、およびＢＡＣＫ
−Ｃ）ＩＥＣＫ信号に感応する。検査器９６および９８
は、１９８４年３月の「コンピュータに関するＩ ＥＥ
Ｅ会報（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃ
ｏｍｐｕｔｅｒｓ） Ｊの「３者択１符号の完全自己検
査をする検査器の設計（Ｄｅｓｌｇｎ 。
び７７上ノＲＥＡＤＹ線、Ｆ’Ａｔ１ＬＴ線、オヨびＢ
ＡＣＫ−ＣＨＥＣＫ線に応じた動作を行う。さらに具体
的には、ＴＳＣＳＣ検査器は、バス７５および７７上の
ＲＥＡＤＹ 、 ＦＡＵＬＴ 、およびＢＡＣＫ−ＣＨ
ＥＣＫ信号に感応し、ＴＳＣＳＣ検査器は、バス７７お
よび７３上の４１訂、ＰＡＬＩＬＴ 、およびＢＡＣＫ
−Ｃ）ＩＥＣＫ信号に感応する。検査器９６および９８
は、１９８４年３月の「コンピュータに関するＩ ＥＥ
Ｅ会報（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃ
ｏｍｐｕｔｅｒｓ） Ｊの「３者択１符号の完全自己検
査をする検査器の設計（Ｄｅｓｌｇｎ 。
ｒ ｔｏｔａｌｌｙ ５ｅｌｆ ｃｈｅｃｋｌｎｇ ｃ
ｈｅｃｋｅｒ ｆｏｒ １−ｏｕｔ−ｏｆ−３ｃｏｄｅ
） Ｊ （ｐ、９９ｇ−ｐ、９９９ ）におけるゴ
ーラン（Ｇｏｌａｎ ）の説明のように構成されている
。即ち、ＴＳＣ検査器の２つの出力対が、主ＴＳＣ検査
器９２に与えられる。
ｈｅｃｋｅｒ ｆｏｒ １−ｏｕｔ−ｏｆ−３ｃｏｄｅ
） Ｊ （ｐ、９９ｇ−ｐ、９９９ ）におけるゴ
ーラン（Ｇｏｌａｎ ）の説明のように構成されている
。即ち、ＴＳＣ検査器の２つの出力対が、主ＴＳＣ検査
器９２に与えられる。
主検査器９２は、例えば、アイオア大学のＭ。
Ｊ、アシジェイ（ｓｈｊａｅｅ）による１９７６年７月
の訃、＋７士論文「分離符号のための完全自己検査回路
（Ｔｏｔａｌｌｙ Ｓｅｌ［’−Ｃｈｅｃｋｉｎｇ Ｃ
Ｉｒｃｕｉｔｓ ｒｏｒ ５ｃｐａｒａｔｅ 、Ｃｏｄ
ｃｓ ） Ｊ 、具体的には、第１．８図に説明されて
いるように構成することができる。
の訃、＋７士論文「分離符号のための完全自己検査回路
（Ｔｏｔａｌｌｙ Ｓｅｌ［’−Ｃｈｅｃｋｉｎｇ Ｃ
Ｉｒｃｕｉｔｓ ｒｏｒ ５ｃｐａｒａｔｅ 、Ｃｏｄ
ｃｓ ） Ｊ 、具体的には、第１．８図に説明されて
いるように構成することができる。
第５図には、コントローラ９１をＰＬＡとして示しであ
るが、これは勿論、単に説明のためであり、コントロー
ラ９１に必要な組み合わせ論理を展開するのは、他の方
法でもよい。コントローラの機能の設計においては、論
理を容易に２つのブロックに分けることができる。即ち
、フロー制御のようなプロトコルを扱うブロック、およ
び実際に切り替え（と代替経路の設定）を扱うブロック
である。コントローラ９１が実行するべき実際のプール
代数は、第５図のスイッチが挿入される交換網に密接に
関係している。これは全〈従来どうりである。
るが、これは勿論、単に説明のためであり、コントロー
ラ９１に必要な組み合わせ論理を展開するのは、他の方
法でもよい。コントローラの機能の設計においては、論
理を容易に２つのブロックに分けることができる。即ち
、フロー制御のようなプロトコルを扱うブロック、およ
び実際に切り替え（と代替経路の設定）を扱うブロック
である。コントローラ９１が実行するべき実際のプール
代数は、第５図のスイッチが挿入される交換網に密接に
関係している。これは全〈従来どうりである。
データ部６２では、入力バス６４が、人力バッファ８７
およびＴＳＣＳＣバリティ器８１に接続される。同様に
、バス６６が、入力バッファ８８およびＴＳＣＳＣバリ
ティ器８２に接続され、バス６８が、人力バッファ８９
およびＴＳＣＳＣバリティ器８３に接続される。人力の
ＴＳＣ検査器は、奇数パリティ検査器である。それらの
構成は、従来どうりであり、例えば、１９６８年８月ス
コツトランド・ニブインバラ刊のＩＰＩＰ６ｇ（国際情
報処理連合６８）のカーターおよびシナイダによる「動
的に検査が行なわれるコンピュータの設＋ｉｌ’ ＣＤ
ｅＳＩｇｎ Ｏｒ Ｄ）’ｎａｌｌｃａｌｌ）’ Ｃｈ
ｅＣｋｅｄ Ｃ０ＩＩｐｕＬｅｒｓ ） Ｊ （ｐ、
８７８−ｐ、８８３ ）に説明がある。これらの検査器
は、出力を双軌道論理で主ＴＳＣ検査器９２に送る。
およびＴＳＣＳＣバリティ器８１に接続される。同様に
、バス６６が、入力バッファ８８およびＴＳＣＳＣバリ
ティ器８２に接続され、バス６８が、人力バッファ８９
およびＴＳＣＳＣバリティ器８３に接続される。人力の
ＴＳＣ検査器は、奇数パリティ検査器である。それらの
構成は、従来どうりであり、例えば、１９６８年８月ス
コツトランド・ニブインバラ刊のＩＰＩＰ６ｇ（国際情
報処理連合６８）のカーターおよびシナイダによる「動
的に検査が行なわれるコンピュータの設＋ｉｌ’ ＣＤ
ｅＳＩｇｎ Ｏｒ Ｄ）’ｎａｌｌｃａｌｌ）’ Ｃｈ
ｅＣｋｅｄ Ｃ０ＩＩｐｕＬｅｒｓ ） Ｊ （ｐ、
８７８−ｐ、８８３ ）に説明がある。これらの検査器
は、出力を双軌道論理で主ＴＳＣ検査器９２に送る。
入力バッファ８７〜８つは、少なくとも１バイトの「主
線」メモリ、および１バイトの予備メモリを備える必要
がある。多数バイトのメモリを備えることも可能であり
、以下の説明から分かるとおり、バイト数が多いほど交
換網の性能が向上する。
線」メモリ、および１バイトの予備メモリを備える必要
がある。多数バイトのメモリを備えることも可能であり
、以下の説明から分かるとおり、バイト数が多いほど交
換網の性能が向上する。
ある段のスイッチが阻止される、データの送信を止める
ようにシステムに告げる情報（ＲＥＡＤＹ ）が、送り
戻される。こうしている間にも、データは、そのスイッ
チに入ってしまうので、そのデータを失ってはならない
場合には、バッファが必要となる。交換網の人力の阻止
されたスイッチまでの接続に加わるすべてのリンクも、
阻止される。
ようにシステムに告げる情報（ＲＥＡＤＹ ）が、送り
戻される。こうしている間にも、データは、そのスイッ
チに入ってしまうので、そのデータを失ってはならない
場合には、バッファが必要となる。交換網の人力の阻止
されたスイッチまでの接続に加わるすべてのリンクも、
阻止される。
第１図の交換網に代替経路設定能力があれば、この問題
は改善されるが、保留されるリンクの数を減らすことが
有益である。入力バッファのメモリの大きさを増大させ
ることが、正にこれに当たる。
は改善されるが、保留されるリンクの数を減らすことが
有益である。入力バッファのメモリの大きさを増大させ
ることが、正にこれに当たる。
つまり、各入力リンクにおいてバッファ空間が広く利用
できるほど、バッファは一杯になりにくいが、−杯にな
った場合に限って、阻止された各スイッチが、前段のス
イッチにＲＥＡＤＹ信号を送ることになる。これにより
、逆向きに伝播するＲＥＡＤＹ信号によってビジーにな
るリンクの数は、急速に減少する。
できるほど、バッファは一杯になりにくいが、−杯にな
った場合に限って、阻止された各スイッチが、前段のス
イッチにＲＥＡＤＹ信号を送ることになる。これにより
、逆向きに伝播するＲＥＡＤＹ信号によってビジーにな
るリンクの数は、急速に減少する。
少なくとも１バイトのメモリと１バイトの予備メモリが
必要な理由は、データを前方に移動させるのに１バイト
の遅れがあり、モしてＲＥＡＤＹ状態を逆に発信元に伝
えるのに更にバイトの遅れがあるからである。
必要な理由は、データを前方に移動させるのに１バイト
の遅れがあり、モしてＲＥＡＤＹ状態を逆に発信元に伝
えるのに更にバイトの遅れがあるからである。
第６図は、第１図の交換網のスイッチに起こり得る信号
シーケンスを表す。ブロック１００は、段ｌのスイッチ
の入力バッファを表し、ブロック１１０は、段２のスイ
ッチの入力バッファを表し、そしてブロック１２０は、
段３のスイッチの入力バッファを表す。これは、例えば
第５図のバッファ８７である場合もある。簡単にするた
めに、マルチプレクサは図示していない。勿論、ブロッ
ク１００．１１０および１２０は、同一の方法で構成す
ることができる。ブロック１１０には、到来するバイト
が格納される１バイト・レジスタが含まれる。レジスタ
１０１の出力は、信号Ｃ１の制御下で、一方の人力を介
してブロック１００の出力か、またはもう一方の出力を
介してレジスタ１０２の入力に与えられる。レジスタ１
０２は、信号Ｃ２の制御の下で、出力をブロック１００
の出力に与える。レジスタ１０１および１０２の出力は
、第６図では「コレクタＯＲＪをとって示しである。レ
ジスタ１０１および１０２は中立状態をとることができ
るタイプであると仮定する。中立状態をとれないレジス
タを使用する場合には、レジスタ１０１および１０２の
出力を適切に結合するために、マルチプレクサをもう１
９備える必要がある。
シーケンスを表す。ブロック１００は、段ｌのスイッチ
の入力バッファを表し、ブロック１１０は、段２のスイ
ッチの入力バッファを表し、そしてブロック１２０は、
段３のスイッチの入力バッファを表す。これは、例えば
第５図のバッファ８７である場合もある。簡単にするた
めに、マルチプレクサは図示していない。勿論、ブロッ
ク１００．１１０および１２０は、同一の方法で構成す
ることができる。ブロック１１０には、到来するバイト
が格納される１バイト・レジスタが含まれる。レジスタ
１０１の出力は、信号Ｃ１の制御下で、一方の人力を介
してブロック１００の出力か、またはもう一方の出力を
介してレジスタ１０２の入力に与えられる。レジスタ１
０２は、信号Ｃ２の制御の下で、出力をブロック１００
の出力に与える。レジスタ１０１および１０２の出力は
、第６図では「コレクタＯＲＪをとって示しである。レ
ジスタ１０１および１０２は中立状態をとることができ
るタイプであると仮定する。中立状態をとれないレジス
タを使用する場合には、レジスタ１０１および１０２の
出力を適切に結合するために、マルチプレクサをもう１
９備える必要がある。
第６図によれば、時間ｔ１のとき、レジスタ１２１には
バイトＢＯが入り、レジスタ１１１にはバイトＢ１が入
り、レジスタ１０１にはバイトＢ２が入っている。レジ
スタ１２２．１１２および１０２は、空である。時間ｔ
２において、ブロック１２０から伝送が阻止される（例
えば、ＲＥＡＤＹ線が「１」になる）と、バイトＢＯが
レジスタ１２２に転送され、バイトＢ１がレジスタ１２
１に進み、バイトＢ２がレジスタ１１１に進み、さらに
、バイトＢ３がレジスタ１０１に押入される。
バイトＢＯが入り、レジスタ１１１にはバイトＢ１が入
り、レジスタ１０１にはバイトＢ２が入っている。レジ
スタ１２２．１１２および１０２は、空である。時間ｔ
２において、ブロック１２０から伝送が阻止される（例
えば、ＲＥＡＤＹ線が「１」になる）と、バイトＢＯが
レジスタ１２２に転送され、バイトＢ１がレジスタ１２
１に進み、バイトＢ２がレジスタ１１１に進み、さらに
、バイトＢ３がレジスタ１０１に押入される。
伝送が依然として阻止されている場合、時間ｔ３におい
て、バイトＢ４がレジスタ１０１に押入される。伝送が
、例えば時間ｔ４で再開されると、レジスタ１２２・の
内容がブロック１２０の出力に送られる。レジスタ１２
１の内容は、不変である。
て、バイトＢ４がレジスタ１０１に押入される。伝送が
、例えば時間ｔ４で再開されると、レジスタ１２２・の
内容がブロック１２０の出力に送られる。レジスタ１２
１の内容は、不変である。
同時に、レジスタ１０１の内容が、レジスタ１０２に移
される間に、バイトＢ５が、レジスタ１０１に挿入され
る。ＲＥＡＩπ信号が発信元にまだ到達していないため
、バイトＢ５がレジスタ１０１に挿入され、バイトＢ４
がレジスタ１０２に転送される。時間ｔ５において、Ｒ
ＥＡＤＹ信号によって、発信元によるそれ以上のバイト
の挿入が妨げられる。レジスタ１２１は、ブロック１１
０からバイトＢ２を受は取り、レジスタ１１１は、バイ
トＢ３を保持し、レジスタ１０２は、バイトＢ４を維持
し、レジスタ１０１は、バイトＢ５を保持する。
される間に、バイトＢ５が、レジスタ１０１に挿入され
る。ＲＥＡＩπ信号が発信元にまだ到達していないため
、バイトＢ５がレジスタ１０１に挿入され、バイトＢ４
がレジスタ１０２に転送される。時間ｔ５において、Ｒ
ＥＡＤＹ信号によって、発信元によるそれ以上のバイト
の挿入が妨げられる。レジスタ１２１は、ブロック１１
０からバイトＢ２を受は取り、レジスタ１１１は、バイ
トＢ３を保持し、レジスタ１０２は、バイトＢ４を維持
し、レジスタ１０１は、バイトＢ５を保持する。
レジスタ１２２および１１２は、空である。時間ｔ６で
は、レジスタ１２１が、レジスタ１１１からバイトＢ３
を受信し、レジスタ１１１が、レジスタ１０２からバイ
トＢ４を受信し、レジスタ１０１が、バイトＢ５を維持
する。レジスタ１２２．１１２および１０２は、空であ
る。最終的に、発信元による伝送が、再び可能となり、
時間ｔ７において、レジスタ１２１にバイトＢ４が入り
、レジスタ１１１にバイトＢ５が入り、レジスタ１０１
にバイトＢ６が入り、そしてレジスタ１２２．１１２お
よび１０２が空になる。
は、レジスタ１２１が、レジスタ１１１からバイトＢ３
を受信し、レジスタ１１１が、レジスタ１０２からバイ
トＢ４を受信し、レジスタ１０１が、バイトＢ５を維持
する。レジスタ１２２．１１２および１０２は、空であ
る。最終的に、発信元による伝送が、再び可能となり、
時間ｔ７において、レジスタ１２１にバイトＢ４が入り
、レジスタ１１１にバイトＢ５が入り、レジスタ１０１
にバイトＢ６が入り、そしてレジスタ１２２．１１２お
よび１０２が空になる。
人力バッファ８７〜８つの出力は、マルチプレクサ９３
〜９５に供給される。詳細には、バッファ８７（スイッ
チの代替入力）は、その信号をマルチプレクサ９３およ
び９４に与える一方、バッファ８８および８９は、それ
らの信号を３つの全マルチプレクサ（９３，９４および
９５）に与える。マルチプレクサ９３は、信号をバス７
６および出力ＴＳＣパリティ検査器８４に出力し、マル
チプレクサ９４は、信号をバス７８および出力ＴＳＣパ
リティ検査器８５に出力し、マルチプレクサ９５は、信
号をバス７４および出力ＴＳＣパリティ検査器８６に出
力する。
〜９５に供給される。詳細には、バッファ８７（スイッ
チの代替入力）は、その信号をマルチプレクサ９３およ
び９４に与える一方、バッファ８８および８９は、それ
らの信号を３つの全マルチプレクサ（９３，９４および
９５）に与える。マルチプレクサ９３は、信号をバス７
６および出力ＴＳＣパリティ検査器８４に出力し、マル
チプレクサ９４は、信号をバス７８および出力ＴＳＣパ
リティ検査器８５に出力し、マルチプレクサ９５は、信
号をバス７４および出力ＴＳＣパリティ検査器８６に出
力する。
全ＴＳＣパリティ検査器の出力、ＭＥＳＳＡＧＥ信号お
よびＭＥＳＳＡＧＥ信号、および制御ＰＬＡの出力は、
すべて主ＴＳＣ検査器９２に与えられる。検査器９２は
、全検査器の出力を組み合わせて、それらの検査器自体
が動作している（即ち、検査器が双軌道出力を発生して
いる）ことを確認する。このようにして、ＴＳＣ検査器
のうちの何れか１９によって指定された誤りは、最終的
に主ＴＳＣ検査器９２において誤りが指示される結果と
なる。主ＴＳＣ検査器ＴＳＣ検査器からの誤りの指示は
、ＦＡＵＬＴ発生回路９７に与えられる。回路９７は、
この情報をＲＥＡＤＹ情報と組み合わせて、前方のスイ
ッチに送るＦＡＵＬＴ線信号を形成する。具体的には、
回路９７は、主ＴＳＣ検査器の出力を接続した小に１個
の排他的ＯＲゲートでよく、この排他的ＯＲゲートの出
力がＦＡＵＬＴ線を形成する。そこで、この最初の排他
的ＯＲゲートのＦＡＵＬＴ線を２番目の排他的ＯＲゲー
トでＲＥＡＤＹ線と結合することができ、２番目の排他
的ＯＲゲートの出力がＢへ〇に−ＣＩＩＥＣＫ線を形成
する。ＦＡＵＬＴ発生回路９７の出力■ｎ■線は、回路
９７の入力４寮汗線と同じであり得る。
よびＭＥＳＳＡＧＥ信号、および制御ＰＬＡの出力は、
すべて主ＴＳＣ検査器９２に与えられる。検査器９２は
、全検査器の出力を組み合わせて、それらの検査器自体
が動作している（即ち、検査器が双軌道出力を発生して
いる）ことを確認する。このようにして、ＴＳＣ検査器
のうちの何れか１９によって指定された誤りは、最終的
に主ＴＳＣ検査器９２において誤りが指示される結果と
なる。主ＴＳＣ検査器ＴＳＣ検査器からの誤りの指示は
、ＦＡＵＬＴ発生回路９７に与えられる。回路９７は、
この情報をＲＥＡＤＹ情報と組み合わせて、前方のスイ
ッチに送るＦＡＵＬＴ線信号を形成する。具体的には、
回路９７は、主ＴＳＣ検査器の出力を接続した小に１個
の排他的ＯＲゲートでよく、この排他的ＯＲゲートの出
力がＦＡＵＬＴ線を形成する。そこで、この最初の排他
的ＯＲゲートのＦＡＵＬＴ線を２番目の排他的ＯＲゲー
トでＲＥＡＤＹ線と結合することができ、２番目の排他
的ＯＲゲートの出力がＢへ〇に−ＣＩＩＥＣＫ線を形成
する。ＦＡＵＬＴ発生回路９７の出力■ｎ■線は、回路
９７の入力４寮汗線と同じであり得る。
出力ＴＳＣ検査器を備えることにより、誤りの発生源を
正確に決定することが容易になる。デー夕の誤りがスイ
ッチのデータ経路で起こった場合、そのスイッチ内部の
出力検査器は、そのスイッチ内部で誤りの指示が生成さ
れるようにする。出力検査器がないと、その誤りは、次
のスイッチで検出され、それが検出されたスイッチに起
因するものと不正に判断されることになる。
正確に決定することが容易になる。デー夕の誤りがスイ
ッチのデータ経路で起こった場合、そのスイッチ内部の
出力検査器は、そのスイッチ内部で誤りの指示が生成さ
れるようにする。出力検査器がないと、その誤りは、次
のスイッチで検出され、それが検出されたスイッチに起
因するものと不正に判断されることになる。
第７図は、第５図のスイッチにおけるマルチプレクサの
１９の略図である。このマルチプレクサは、データ用に
８ブロツク、パリティ用に１ブロツク、そしてＤＡＴＡ
ＶＡＬＩＤ線ように１ブロツクというように１０のブ
ロックから成り、それぞれが、コントローラ９１からの
３対の信号の制御の下で調和して動作する。ブロック１
２５内部では、３者択１の選択が、バッファ増幅器１２
２に接続された３つの貫通枝路によって尖現される。各
貫通枝路は、並列に相互接続された（ソースとドレイン
が接続された）１対のＣＭＯＳトランジスタ（１２１お
よび１２２）から成り、各トランジスタは、双補的な信
号によって制御される。このように、通常の動作におい
ては、両トランジスタは、共にオンであるか、または共
にオフであるかの何れかである。通路のトランジスタに
単一の故障があると、パリティ検査器によって検出でき
るデータの誤りが起こることになる。制御信号に少しで
も誤りがあれば、マルチプレクサ出力のすべてのビット
がゼロとなり、これも、奇数出力バリティ検査器によっ
て検出することができる。
１９の略図である。このマルチプレクサは、データ用に
８ブロツク、パリティ用に１ブロツク、そしてＤＡＴＡ
ＶＡＬＩＤ線ように１ブロツクというように１０のブ
ロックから成り、それぞれが、コントローラ９１からの
３対の信号の制御の下で調和して動作する。ブロック１
２５内部では、３者択１の選択が、バッファ増幅器１２
２に接続された３つの貫通枝路によって尖現される。各
貫通枝路は、並列に相互接続された（ソースとドレイン
が接続された）１対のＣＭＯＳトランジスタ（１２１お
よび１２２）から成り、各トランジスタは、双補的な信
号によって制御される。このように、通常の動作におい
ては、両トランジスタは、共にオンであるか、または共
にオフであるかの何れかである。通路のトランジスタに
単一の故障があると、パリティ検査器によって検出でき
るデータの誤りが起こることになる。制御信号に少しで
も誤りがあれば、マルチプレクサ出力のすべてのビット
がゼロとなり、これも、奇数出力バリティ検査器によっ
て検出することができる。
第１図は、代替経路人力および代替経路出力を有するス
イッチを使用する拡張シャフル交換網のブロック図、 第２図は、第１図の交換網のような交換網におけるスイ
ッチの概略ブロック図、 第３図は、交換網で使用されるパケット・フォーマット
を表す図、 第４図は、第２図のスイッチに関係して使用するのに役
立つプロトコルを例示する図、第５図は、第２図のスイ
ッチのさらに詳細なブロック図、 第６図は、第１図の交換網における各スイッチ内部のバ
ッファの動作シーケンスを表す図、第７図は、第４図の
スイッチの実施例の１マルチプレクサ内部の１ビツトの
詳細な回路図である。 出 願 人ニアメリカン テレフォン アンド ＦＩｏ、 ２ ＦＩＧ、 ３ ＦＩＧ、 ４ ＦＩｏ、 ５ ＦＩＧ、 ６
イッチを使用する拡張シャフル交換網のブロック図、 第２図は、第１図の交換網のような交換網におけるスイ
ッチの概略ブロック図、 第３図は、交換網で使用されるパケット・フォーマット
を表す図、 第４図は、第２図のスイッチに関係して使用するのに役
立つプロトコルを例示する図、第５図は、第２図のスイ
ッチのさらに詳細なブロック図、 第６図は、第１図の交換網における各スイッチ内部のバ
ッファの動作シーケンスを表す図、第７図は、第４図の
スイッチの実施例の１マルチプレクサ内部の１ビツトの
詳細な回路図である。 出 願 人ニアメリカン テレフォン アンド ＦＩｏ、 ２ ＦＩＧ、 ３ ＦＩＧ、 ４ ＦＩｏ、 ５ ＦＩＧ、 ６
Claims (20)
- （１）各段のスイッチが他の１つの段のスイッチに接続
された多段交換網において、 前記スイッチのうちの少なくとも１つが、 前記スイッチの入力ポートに与えられた信号を前記スイ
ッチの出力ポートに経路設定する交換モジュールと、 前記スイッチの前記出力ポートに関係付けられた出力プ
ロトコル・ポートおよび前記スイッチの前記入力ポート
に関係付けられた入力プロトコル・ポートと、 双軌道信号線によって前記交換モジュールを制御する制
御モジュールと を備えたことを特徴とする多段交換網。 - （２）前記制御モジュールが、前記入力プロトコル・ポ
ートおよび前記出力プロトコル・ポートとを通る双軌道
信号線を介して、前記スイッチとそれに接続された他の
スイッチとの相互接続をさらに制御する ことを特徴とする請求項１記載の多段交換網。 - （３）前記制御モジュールが、双軌道信号線ならびに前
記入力プロトコル・ポートおよび前記出力プロトコル・
ポートとを通るｎ者択ｍ信号線グループを介して、前記
スイッチとそれに接続された他のスイッチとの相互接続
をさらに制御することを特徴とする請求項１記載の多段
交換網。 - （４）前記の経路設定するモジュールが、 前記スイッチの各入力ポートおよび前記スイッチの各出
力ポートにパリティ検査器と これらのパリテイ検査器によって発生された誤り指示を
前記制御モジュールに伝える手段と を備えたことを特徴とする請求項１記載の多段交換網。 - （５）前記パリティ検査器が、前記誤り指示を双軌道形
式で発生する ことを特徴とする請求項４記載の多段交換網。 - （６）前記制御モジュールが、前記パリティ検査器から
の前記誤り指示を組み合わせ、その組み合わせに応じて
、前記スイッチと他のスイッチとの相互作用を修正する
手段を備えた ことを特徴とする請求項４記載の多段交換網。 - （７）前記制御モジュールが、 前記出力ポートに接続されているスイッチが占領されて
いる旨の指示を前記出力プロトコル・ポートから受信し
、前記入力ポートに接続されているスイッチに前記入力
プロトコル・ポートを介して前記指示を伝える手段と、 前記入力ポートに接続されているスイッチが、データ・
パケットを送信している最中であるが送信に利用できる
データが無い旨の情報を前記入力プロトコル・ポートお
よび前記入力ポートから受信し、その情報を前記出力プ
ロトコル・ポートおよび前記出力ポートを介して伝える
手段と をさらに備えたことを特徴とする請求項３記載の多段交
換網。 - （８）前記交換モジュールが、 前記入力ポートに接続されたバッファ・モジュール、お
よび前記バッファ・モジュールと前記出力ポートとの間
に配置された信号経路設定モジュールを備え、前記バッ
ファ・モジュールが、前記スイッチによって受信した情
報を前記第１のポートにおいて格納する第１のバッファ
段と、前記第１のバッファ段から受信した情報を格納す
る第２のバッファ段と、 前記経路設定モジュールに配信するために前記バッファ
段のうちの１つに格納された情報を選択する手段と を備えたことを特徴とする請求項１記載の多段交換網。 - （９）前記の経路設定するモジュールが、 各々が入力線と出力線とを有し、入力線が入力信号に感
応し、出力線が組み合わせ手段に接続されている少なく
とも２つの枝路と、 前記入力線と前記出力線との間に配置され、互いに平行
に接続され、前記制御モジュールからの双軌道信号対の
制御の下で、前記対の一方の信号によって前記スイッチ
の１つを制御し、前記信号の他方の信号によって前記ス
イッチの他方を制御する２つの相補的スイッチと を備えたことを特徴とする請求項１記載の多段交換網。 - （１０）前記パリティ検査器が、完全自己検査形パリテ
ィ検査器である ことを特徴とする請求項４記載の多段交換網。 - （１１）少なくとも２つの信号入力ポートと少なくとも
２つの信号出力ポートとを有し、前記入力ポートに与え
られた信号を前記出力ポートに経路設定するスイッチに
おいて、 前記入力信号ポートに信号を与える発信元とのインタフ
ェースを前記スイッチに与える入力プロトコル・ポート
と、前記出力信号ポートの出力信号が配信される先の受
信先とのインタフェースを前記スイッチに与える出力プ
ロトコル・ポートと、入力ポートに与えられた信号を出
力ポートに経路設定する交換モジュールと、 前記交換モジュールを双軌道信号線を介して制御し、か
つ前記スイッチの前記発信元と前記受信先との相互作用
を双軌道信号線を介して制御する制御モジュールと を備えたことを特徴とするスイッチ。 - （１２）前記制御モジュールが、前記入力プロトコル・
ポートおよび前記出力プロトコル・ポートとを通る双軌
道信号線を介して、前記スイッチとそれに接続された他
のスイッチとの相互接続をさらに制御する ことを特徴とする請求項１１記載のスイッチ。 - （１３）前記制御モジュールが、双軌道信号線ならびに
前記入力プロトコル・ポートおよび前記出力プロトコル
・ポートとを通るｎ者択ｍ信号線グループを介して、前
記スイッチとそれに接続された他のスイッチとの相互接
続をさらに制御することを特徴とする請求項１１記載の
スイッチ。 - （１４）前記の経路設定するモジュールが、前記スイッ
チの各入力ポートおよび前記スイッチの各出力ポートに
パリティ検査器と これらのパリティ検査器によって発生された誤り指示を
前記制御モジュールに伝える手段とを備えたことを特徴
とする請求項１１記載のスイッチ。 - （１５）前記パリティ検査器が、前記誤り指示を双軌道
形式で発生する ことを特徴とする請求項１４記載のスイッチ。 - （１６）前記制御モジュールが、前記パリティ検査器か
らの前記誤り指示を組み合わせ、その組み合わせに応じ
て、前記スイッチと他のスイッチとの相互作用を修正す
る手段を備えた ことを特徴とする請求項１４記載のスイッチ。 - （１７）前記制御モジュールが、 前記出力ポートに接続されているスイッチが占領されて
いる旨の指示を前記出力プロトコル・ポートから受信し
、前記入力ポートに接続されているスイッチに前記入力
プロトコル・ポートを介して前記指示を伝える手段と、 前記入力ポートに接続されているスイッチが、データ・
パケットを送信している最中であるが送信に利用できる
データが無い旨の情報を前記入力プロトコル・ポートお
よび前記入力ポートから受信し、その情報を前記出力プ
ロトコル・ポートおよび前記出力ポートを介して伝える
手段と をさらに備えたことを特徴とする請求項１３記載のスイ
ッチ。 - （１８）前記交換モジュールが、 前記入力ポートに接続されたバッファ・モジュール、お
よび前記バッファ・モジュールと前記出力ポートとの間
に配置された信号経路設定モジュールを備え、前記バッ
ファ・モジュールが、前記スイッチによって受信した情
報を前記第１のポートにおいて格納する第１のバッファ
段と、前記第１のバッファ段から受信した情報を格納す
る第２のバッファ段と、 前記経路設定モジュールに配信するために前記バッファ
段のうちの１つに格納された情報を選択する手段と を備えたことを特徴とする請求項１１記載のスイッチ。 - （１９）前記の経路設定するモジュールが、各々が入力
線と出力線とを有し、入力線が入力信号に感応し、出力
線が組み合わせ手段に接続されている少なくとも２つの
枝路と、 前記入力線と前記出力線との間に配置され、互いに平行
に接続され、前記制御モジュールからの双軌道信号対の
制御の下で、前記対の一方の信号によって前記スイッチ
の１つを制御し、前記信号の他方の信号によって前記ス
イッチの他方を制御する、２つの相補的スイッチとを備
えた ことを特徴とする請求項１１記載のスイッチ。 - （２０）前記パリティ検査器が、完全自己検査形パリテ
ィ検査器である ことを特徴とする請求項１４記載のスイッチ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/444,581 US5131041A (en) | 1989-11-30 | 1989-11-30 | Fault tolerant interconnection networks |
| US444581 | 1989-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03182138A true JPH03182138A (ja) | 1991-08-08 |
| JPH07105800B2 JPH07105800B2 (ja) | 1995-11-13 |
Family
ID=23765498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31447790A Expired - Fee Related JPH07105800B2 (ja) | 1989-11-30 | 1990-11-21 | 多段交換網およびスイッチ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5131041A (ja) |
| EP (1) | EP0430569B1 (ja) |
| JP (1) | JPH07105800B2 (ja) |
| CA (1) | CA2029053C (ja) |
| DE (1) | DE69025143T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008160522A (ja) * | 2006-12-25 | 2008-07-10 | Akita Univ | 多段スイッチの制御回路 |
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