CS241178B1 - Zapojení pro zajištění odezvy na změnu signálu - Google Patents

Zapojení pro zajištění odezvy na změnu signálu Download PDF

Info

Publication number
CS241178B1
CS241178B1 CS844355A CS435584A CS241178B1 CS 241178 B1 CS241178 B1 CS 241178B1 CS 844355 A CS844355 A CS 844355A CS 435584 A CS435584 A CS 435584A CS 241178 B1 CS241178 B1 CS 241178B1
Authority
CS
Czechoslovakia
Prior art keywords
message
control circuit
ims
dio
output
Prior art date
Application number
CS844355A
Other languages
English (en)
Other versions
CS435584A1 (en
Inventor
Igor Luhan
Original Assignee
Igor Luhan
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Igor Luhan filed Critical Igor Luhan
Priority to CS844355A priority Critical patent/CS241178B1/cs
Publication of CS435584A1 publication Critical patent/CS435584A1/cs
Publication of CS241178B1 publication Critical patent/CS241178B1/cs

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

Účelem zapojení je zabezpečit realizaci požadavku normy IMS—-2, že odezva na změnu hodnoty signálu ATN musí proběhnout během 200 ns, a to co nejjednodušším způsobem. Tento účel splňuje zapojení, kde mezi programovatelnou strukturu, na jejíž odblokovací výstup je připojen jeden vstup řídicího obvodu a sběrnici IMS—2, jejíž výstup je připojen svou zprávou ATN na druhý vstup řídicího obvodu, jsou zařazeny obvody ovládání zpráv NRFD, NDAC, DAV, případně EOI a/nebo DIO. Na jejich řídicí vstupy je připojen výstup blokovacího signálu řídicího obvodu a na datové vstupy, jichž mají obvody po jednom, až na obvod ovládání zprávy DIO, který může mít až osm datových vstupů, jsou připojeny odpovídající výstup budicích zpráv NRFD, NDAC, DAC, EOI, DIO programovatelné struktury. Výstupy obvodů ovládání zpráv jsou připojeny bud! přímo, nebo přes budiče na sběrnici IMS—2.

Description

Účelem zapojení je zabezpečit realizaci požadavku normy IMS—-2, že odezva na změnu hodnoty signálu ATN musí proběhnout během 200 ns, a to co nej jednodušším způsobem.
Tento účel splňuje zapojení, kde mezi programovatelnou strukturu, na jejíž odblokovací výstup je připojen jeden vstup řídicího obvodu a sběrnici IMS—2, jejíž výstup je připojen svou zprávou ATN na druhý vstup řídicího obvodu, jsou zařazeny obvody ovládání zpráv NRFD, NDAC, DAV, případně EOI a/nebo DIO. Na jejich řídicí vstupy je připojen výstup blokovacího signálu řídicího obvodu a na datové vstupy, jichž mají obvody po jednom, až na obvod ovládání zprávy DIO, který může mít až osm datových vstupů, jsou připojeny odpovídající výstup budicích zpráv NRFD, NDAC, DAC, EOI, DIO programovatelné struktury. Výstupy obvodů ovládání zpráv jsou připojeny bud! přímo, nebo přes budiče na sběrnici IMS—2.
Vynález se týká zapojení pro zajištění odezvy na změnu signálu ATN podle normy IMS—-2 mezi programovatelnou strukturou a sběrnicí IMS—2.
Přenos dat a řídicích příkazů v automatizovaném měřicím systému po sběrnici ÍMS—2 je řízen prostřednictvím několika vodičů, z nichž vodič ATN rozlišuje typ přenášených dat. Norma IMS—2 specifikuje, že odezva na změnu hodnoty signálu ~ATN musí být provedena během 200 ns. Často jsou funkční jednotky systému IMS—2 vybaveny mikroprocesorem nebo jinou programovatelnou strukturou, pro kterou uvedený požadavek představuje nepřekonatelnou obtíž, nebot nejsou schopny tak rychle reagovat na změnu hodnoty signálu ATN. Proto se část stykových funkcí realizuje pomocí pevné logiky, což zvyšuje počet součástek a složitost návrhu.
Uvedené nedostatky odstraňuje zapojení pro zajištění odezvy na změnu signálu ATN podle normy IMS—2 podle vynálezu. Jeho podstatou je, že mezi programovatelnou strukturou, na jejíž odblokovací výstup je připojen jeden vstup řídicího obvodu a sběrnicí IMS—2, jejíž výstup je připojen svou zprávou ATN na druhý vstup řídicího obvodu, jsou zařazeny obvody ovládání zpráv NRFD, NDAC, DAV. Na jejich řídicí vstupy je připojen výstup blokovacího signálu, řídicího obvodu a na datové vstupy jsou připojeny odpovídající výstupy budicích zpráv NRFD, NDAC a DAV programovatelné struktury. Výstupy obvodů ovládání zpráv jsou připojeny přímo nebo přes budiče na sběrnici IMS—2.
Vedle obvodů ovládání zpráv NRFD, NDAC a DAV může být mezi programovatelnou strukturou a sběrnicí IMS—2 zapojen obvod ovládání zprávy EOI a/nebo DIO, jejichž vstupy a výstupy jsou zapojeny jako u ostatních obvodů ovládání zpráv. Obvod ovládání zprávy DIO může mít až osm datových vstupů.
Zapojení podle vynálezu umožní provést všechny funkce podle normy programovatelnou strukturou a přitom splnit požadavek normy.
Blokové schéma příkladu zapojení podle vynálezu je uvedeno na přiloženém výkrese.
Na odblokovací výstup 11 programovatelné struktury 1 je připojen jeden vstup řídicího obvodu 2. Na druhý vstup tohoto řídicího obvodu 2 je připojen svou zprávou ATN výstup sběrnice IMS—2 3. Mezi programovatelnou strukturou 1 a sběrnicí IMS—2 3 jsou zařazeny obvody ovládání zpráv NRFD 4, NDAC 5, DAV 6, EOI 7 a DIO 8. Na jejich řídicí vstupy je připojen výstup blokovacího signálu 21 řídicího obvodu 2 a na jejich datové vstupy jsou připojeny odpovídající výstupy programovatelné struktury 1 budicích zpráv NRFD, NDAC, DAV, EOI a DIO. Obvody ovládání zpráv 4, 5, 6, 7 mají jeden datový vstup, obvod ovládání zprávy DIO 8 může mít datových spisů více, maximálně však osm. Výstupy obvodů ovládání zpráv 4 až 8 jsou připojeny přímo nebo přes budiče na sběrnici IMS—2 3.
Zapojení pracuje tak, že řídicí obvod 1 vydává blokovací signál 21 jako pasivní, dokud nedojde ke změně zprávy ATN. Poté vydává blokovací signál 21 jako aktivní, dokud nedojde k impulsu na odblokovacím výstupu 11 z programovatelné struktury 1. Obvody ovládání zpráv 4 až 8 mohou, ale nemusí, v sobě zahrnovat i budiče zpráv. Pokud je obsahují, pak při aktivním signálu odblokování na svých řídicích vstupech generují zprávy NRFD a NDAC jako pravdivé, zprávy DAV, EOI a DIO pasivně nepravdivé.
Pokud neobsahují budiče, generují signály tak, aby budiče generovaly zprávy NRFD a NDAC jako pravdivé, zprávy DAV, EOI a DIO pasivně nepravdivé. Při pasivním signálu odblokování signál z datových výstupů programovatelné struktury 1 přes obvody ovládání zpráv 4 až 8 prochází. Zapojení může obsahovat kromě obvodů ovládání zpráv NRFD 4, NDAC 5 a' DAV S též obvod ovládání zprávy EOI 7 nebo obvod ovládání zprávy DIO 8 nebo oba.
Poslední možnost je znázorněná na výkrese. Obvod ovládání zprávy DIO 8 je kromě řídicího vstupu vybaven datovými vstupy, jichž může být 1 až 8. Obvody ovládání zpráv EOI 7, DAV 6, NDAC 5, NRFD 4 jsou vybaveny vždy jedním řídicím vstupem a jedním datovým vstupem.
Řídicí obvod 2 na svém výstupu vydává blokovací signál 21, který je veden na vstupy obvodů ovládání zpráv 4 až 8 a umožňuje, že hodnoty datových výstupů jsou přenášeny jako zprávy na sběrnici IMS—2 3. Po změně zprávy ATN se změní hodnota signálu 21; jeho změněná hodnota způsobí, že zprávy NRFD a NDAC se vysílají jako pravdivé, zprávy DAV, EOI a DIO se vysílají pasivně nepravdivé. Tento stav trvá tak dlouho, dokud se programovatelná struktura 1 nepřizpůsobí změněné zprávě ATN. Poté programovatelná struktura 1 vydá na odblokovacím výstupu 11 signál, jenž způsobí, že signál 21 se vrátí do původní hodnoty.
Díky vložení navrhovaného zapojení mezi programovatelnou strukturu 1 a sběrnici IMS—2 3 je možno navrhovat program pro programovatelnou strukturu 1 beze změn vůči normě IMS—2 a při tom programovatelná struktura 1 s navrhovaným obvodem bude splňovat požadavek reakce na změnu signálu ATN během 200 ns; to vše může být realizováno s velmi malým počtem součástek — obvody ovládání zpráv je možno realizovat napr. hradlem, které navíc bude plnit i funkci budiče, řídicí obvod jemož' no realizovat např. klopným obvodem a hradly. Celé navrhované zapojení může například být vytvořeno 1 obvodem MH 7 438 a jedním obvodem MH 74 188, paměť ROM pracující jako klopný obvod, invertor, soucínové hradlo a rozpoznávající změnu zprávy ATN, tj. 2 součástkami.

Claims (3)

  1. pREdmEt
    1. Zapojení pro zajištění odezvy na změnu signálu mezi programovatelnou strukturou a sběrnicí vyznačující se tím, že mezi programovatelnou strukturou (lj, na jejíž cdblokovací výstup (11) je připojen jeden vstup řídicího obvodu (2) a sběrnicí IMS—2 (3) , jejíž výstup je připojen svou zprávou ATN na druhý vstup řídicího obvodu (2), jsou zařazeny obvody ovládání zpráv NRFD (4) , NDAC (5) a DAV (6), na jejichž řídicí vstupy je připojen výstup blokovacího signálu (21] řídicího obvodu (2) a na jejichž datové vstupy jsou připojeny odpovídající výstupy budicích zpráv NRFD, NDAC
    DAV programovatelné struktury (1), přičemž výstupy obvodů ovládání zpráv NRFD (4), NDAC (5) a DAV (6) jsou připojeny přímo nebo přes budiče na sběrnici IMS—2 (3).
    VYNALEZU
  2. 2. Zapojení podle bodu 1 vyznačené tím, že paralelně k obvodům ovládání zpráv NRFD (4), NDAC (5) a DAV (6) je mezi programovatelnou strukturou (1) a sběrnicí IMS—2 (3) zapojen obvod ovládání zprávy EOI (7) a/nebo DIO (8), na jejichž řídicí vstupy je připojen výstup blokovacího signálu (21) řídicího obvodu (2) a na datové vstupy jsou připojeny odpovídající výstupy budicích zpráv EOI a/nebo DIO programovatelné struktury (lj, přičemž výstup obvodu ovládání zprávy EOI (7) a/nebo DIO (8) je připojen přímo nebo přes budiče na sběrnici IMS—2 (3).
  3. 3. Zapojení podle bodů 1 a 2 vyznačené tím, že obvod ovládání zprávy DIO (8) má maximálně osm datových vstupů.
    1 list výkresů
CS844355A 1984-06-08 1984-06-08 Zapojení pro zajištění odezvy na změnu signálu CS241178B1 (cs)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS844355A CS241178B1 (cs) 1984-06-08 1984-06-08 Zapojení pro zajištění odezvy na změnu signálu

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS844355A CS241178B1 (cs) 1984-06-08 1984-06-08 Zapojení pro zajištění odezvy na změnu signálu

Publications (2)

Publication Number Publication Date
CS435584A1 CS435584A1 (en) 1985-04-16
CS241178B1 true CS241178B1 (cs) 1986-03-13

Family

ID=5386105

Family Applications (1)

Application Number Title Priority Date Filing Date
CS844355A CS241178B1 (cs) 1984-06-08 1984-06-08 Zapojení pro zajištění odezvy na změnu signálu

Country Status (1)

Country Link
CS (1) CS241178B1 (cs)

Also Published As

Publication number Publication date
CS435584A1 (en) 1985-04-16

Similar Documents

Publication Publication Date Title
DE2856483A1 (de) Verbindungseinheit fuer datenverarbeitungssysteme
EP0397079A3 (en) Parallel pseudo-random generator for emulating a serial pseudo-random generator and method for carrying out same
US4760291A (en) Synchronous bus type semiconductor circuit wherein two control signals share common terminal
CS241178B1 (cs) Zapojení pro zajištění odezvy na změnu signálu
US4500953A (en) Data transfer abnormality processing system
US5479646A (en) Method and apparatus for obtaining data from a data circuit utilizing alternating clock pulses to gate the data to the output
US4972518A (en) Logic integrated circuit having input and output flip-flops to stabilize pulse durations
RU2050583C1 (ru) Устройство для сортировки последовательностей чисел
KR860001069B1 (ko) 다중 중앙제어장치 시스템의 공유 ram의 시분할 access 제어방법
US5299200A (en) Adaptive interface that automatically adjusts for timing skews caused by signal delays
US3851107A (en) Fault detecting device for multiplex signal transmission system
JPS5981953A (ja) ノイズ防止回路
JPH03118652A (ja) 集積回路の制御信号切換装置
JPS6126110B2 (cs)
JPS5851456B2 (ja) 遠方監視制御装置における多ル−ト制御方式
JPS61126819A (ja) 伝達遅延時間制御型論理回路
JPS6156543B2 (cs)
JPS6033751B2 (ja) エレベ−タの制御装置
CS247422B1 (cs) Zapojení pro zabezpečení sběrnice proti příjmu neplatných dat
JPS6225212B2 (cs)
JPH0230533B2 (cs)
JPS5848130A (ja) バスプライオリテイ制御装置
JPS6063654A (ja) 共通並列バス方式
JPH07334540A (ja) ラッチ埋め込み型論理回路および該論理回路の動作速度高速化方法
JPH0195317A (ja) メッセージ送信方式