CS247422B1 - Zapojení pro zabezpečení sběrnice proti příjmu neplatných dat - Google Patents

Abstract

Zapojení řeší problém ochrany sběrnice proti příjmu neplatných dat. Jeho podstata spočívá v připojení rychlého převodníku k obvodům, zprostředkujícím komunikaci se sběrnicí, která pracuje v režimu požadavek- -potvrzení, pomocí synchronizačního obvodu, který zabezpečuje sběrnici proti příjmu neplatných dat. Synchronizační obvod zaručuje, že převod začne až po vznesení požadavku na převod v trvající instrukci, a že po provedení převodu je výsledné binární slovo připojeno na datovou sběrnici a je potvrzena platnost dat. Tento způsob předávání výsledku převodu je vhodný pro rychlé převodníky i s proměnnou délkou převodu. Zapojení lze využít v oboru měřicí techniky řízené mikropočítačem, zejména v oblasti vytváření automatizovaných měřicích systémů. Uplatnění může nalézt i v příbuzných oborech regulační a automatizační techniky.

Description

(54) Zapojení pro zabezpečení sběrnice proti příjmu neplatných dat

Zapojení řeší problém ochrany sběrnice proti příjmu neplatných dat. Jeho podstata spočívá v připojení rychlého převodníku k obvodům, zprostředkujícím komunikaci se sběrnicí, která pracuje v režimu požadavek-potvrzení, pomocí synchronizačního obvodu, který zabezpečuje sběrnici proti příjmu neplatných dat. Synchronizační obvod zaručuje, že převod začne až po vznesení požadavku na převod v trvající instrukci, a že po provedení převodu je výsledné binární slovo připojeno na datovou sběrnici a je potvrzena platnost dat. Tento způsob předávání výsledku převodu je vhodný pro rychlé převodníky i s proměnnou délkou převodu.

Zapojení lze využít v oboru měřicí techniky řízené mikropočítačem, zejména v oblasti vytváření automatizovaných měřicích systémů. Uplatnění může nalézt i v příbuzných oborech regulační a automatizační techniky.

Obr,

Vynález se týká zapojení pro zabezpečení sběrnice proti příjmu neplatných dat, jenž umožňuje na sběrnici, pracující v komunikačním režimu pomocí synchronizačního obvodu, připojit rychlý převodník na binární formu tak, aby počátek převodu byl spuštěn požadavkem na čtení výstupu převodníku.

Dosud užívaná zapojení pracovala obvykle s pomalejšími převodníky na binární formu a proto se start převodu a čtení převedených dat rozděloval do dvou instrukčních cyklů. Použití rychlých převodníků u sběrnic nevyžadujících potvrzení instrukce rovněž neumožňuje zkrátit převod a čtení výsledku na jedinou instrukci.

Tyto nedostatky odstraňuje zapojení pro zabezpečení sběrnice proti příjmu neplatných dat. podle vynálezu, jehož podstata spočívá v tom, že třetí řídicí výstup řídicího obvodu je spojen s prvním řídicím vstupem synchronizačního obvodu, zatímco čtvrtý řídicí výstup řídicího obvodu je spojen s řídicím vstupem převodníku na binární formu, přičemž řídicí výstup převodníku je spojen na druhý řídicí vstup synchronizačního obvodu, zatímco potvrzovací výstup synchronizačního obvodu je spojen s potvrzovacím vstupem řídicího obvodu spolupráce se sběrnicí.

Zapojení může být uspořádáno tak, že synchronizační obvod obsahuje první vstupní svorku spojenou se vstupem druhého invertoru a současně je spojena s prvním vstupem prvního třívstupového logického prvku negovaného součinu, zatímco druhá vstupní svorka je spojena jednak se vstupem prvního invertoru a dále je spojena s druhým vstupem prvního třívstupového logického prvku negovaného součinu a nadto je spojena s druhým vstupem třetího dvojvstupového logického prvku negovaného součinu a konečně je spojena s druhým vstupem druhého třívstupového logického prvku negovaného součinu, přičemž výstup prvního invertoru je spojen s druhým vstupem prvního dvojvstupového logického prvku negovaného součinu a současně je spojen s druhým vstupem třívstupového prvku negovaného součinu, zatímco výstup druhého invertoru je spojen s druhým vstupem třetího třívstupového logického prvku negovaného součinu a nadto je spojen se třetím vstupem druhého třívstupového logického prvku negovaného součinu a konečně je spojen se třetím vstupem pátého třívstupového logického prvku negovaného součinu, přičemž výstup třetího invertoru je spojen se třetím vstupem prvního třívstupového logického prvku negovaného součinu, jehož výstup je spojen s druhým vstupem čtyřvstupového logického prvku negovaného součinu, přičemž vstup třetího invertoru je spojen s prvním vstupem prvného dvouvstupového logického prvku negovaného součinu a současně je spojen s prvním vstupem druhého dvojvstupového logického prvku negovaného součinu a nadto je spojen s druhým vstupem čtvrtého dvojvstupového logického prvku negovaného součinu a současně je spojen s výstupem čtvrtého třívstupového logického prvku negovaného součinu a nadto je spojen se třetím vstupem třetího třívstupového logického prvku negovaného součinu a konečně je spojen s prvním vstupem pátého třívstupového logického prvku negovaného součinu, zatímco výstup prvního dvouvstupového logického prvku negovaného součinu je spojen sě třetím vstupem čtyřvstupového logického prvku negovaného součinu, přičemž výstup čtvrtého invertoru je spojen s prvním vstupem třetího třívstupového logického prvku negovaného součinu a současně je spojen s prvním vstupem druhého třívstupového logického prvku negovaného součinu, jehož výstup je spojen s druhým vstupem čtvrtého třívstupového logického prvku negovaného součinu, přičemž výstup třetího třívstupového logického prvku negovaného součinu je spojen s prvním vstupem čtvrtého třívstupového logického prvku negovaného součinu, zatímco výstup pátého třívstupového logického prvku negovaného součinu je spojen se třetím vstupem čtvrtého třívstupového logického prvku negovaného součinu, přičemž vstup čtvrtého invertoru je spojen se druhým vstupem druhého dvojvstupového logického prvku negovaného součinu a současně je spojen s prvním vstupem čtvrtého dvojvstupového logického prvku negovaného součinu a nadto je spojen s prvním vstupem třetího dvojvstupového logického prvku negovaného součinu a konečně je spojen s výstupem čtyřvstupového logického prvku negovaného součinu, zatímco výstup druhého dvojvstupového logického prvku negovaného součinu je spojen s prvním vstupem čtyřvstupového logického prvku negovaného součinu, přičemž výstup třetího dvojvstupového logického prvku negovaného součinu je spojen se čtvrtým vstupem čtyřvstupového logického prvku negovaného součinu, zatímco výstup čtvrtého dvojvstupového logického prvku negovaného součinu je spojen s výstupní svorkou.

Výhodou zapojení je, že umožňuje reaálné zkrácení kódu ovládacího procesoru a tím i skutečné využití rychlosti převodníků.

Na připojených výkresech je na obr. 1 uvedeno zapojení pro zabezpečení sběrnice proti příjmu neplatných dat sestavené z obvyklých celků spolupracujících se sběrnicí, tedy z obvodu adresovaného výběru, řídicího obvodu a budiče sběrnice, k nimž je přidán převodník na binární formu, na obr. 2 je uvedeno vlastní zapojení synchronizačního obvodu pro zabezpečeni sběrnice proti příjmu neplatných dat.

Zapojení zabezpečení sběrnice proti příjmu neplatných dat uvedené na obr. 1 je uspořádáno tak, že třetí řídicí výstup 021 řídicího obvodu 020 je spojen s prvním řídicím vstupem 031 synchronizačního obvodu 030, zatímco čtvrtý řídicí výstup 026 řídicího obvodu 020 je spojen s řídicím vstupem 042 převodníku 040 na binární formu, přičemž řídicí výstup 043 převodníku 040 je spojen na druhý řídicí vstup 032 synchronizačního obvodu 030, zatímco potvrzovací výstup 033 synchronizačního obvodu 030 je spojen s potvrzovacím vstupem 023 řídicího obvodu 020 spolupráce se sběrnicí.

Spolupráce zmíněných obvodů se sběrnicí, tvořenou adresovacími a datovými svazky vodičů a řídicími vodiči pro požadavek a potvrzení, je umožněna součinností se synchronizačním obvodem pomocí jeho výstupu.

Na obr. 2 je nakresleno zapojení synchronizačního obvodu pro zabezpečení sběrnice proti příjmu neplatných dat, synchronizační obvod 030 obsahuje svorku 2 spojenou se vstupem 21 druhého invertoru 20 a současně je spojena s prvním vstupem 111 prvního třívstupového logického prvku 110 negovaného součinu, zatímco druhá vstupní svorka 2 je spojena jednak se vstupem 11 prvního invertoru 10 a dále je spojena s druhým vstupem 112 prvního třívstupového logického prvku 100 negovaného součinu a nadto je spojena s druhým vstupem 152 třetího dvojvstupového logického prvku 150 negovaného součinu a konečně je spojena s druhým vstupem 122 druhého třívstupového logického prvku 120 negovaného součinu, přičemž výstup 12 prvního invertoru 10 je spojen s druhým vstupem 102 prvního dvojvstupového logického prvku 100 negovaného součinu a současně je spojen s druhým vstupem 182 třívstupového logického prvku 180 negovaného součinu, zatímco výstup 22 druhého invertoru 20 je spojen s druhým vstupem 162 třetího třívstupového logického prvku 160 negovaného součinu a nadto je spojen se třetím vstupem 123 druhého třívstupového logického prvku 120 negovaného součinu a konečně je spojen se třetím vstupem 183 pátého třívstupového logického prvku 180 negovaného součinu, přičemž výstup 32 třetího invertoru 30 je spojen se třetím vstupem 113 prvního třívstupového logického prvku 110 negovaného součinu, jehož výstup 114 je spojen s druhým vstupem 142 čtyřvstupového logického prvku 140, negovaného součinu, přičemž vstup 31 třetího invertoru 30 je spojen s prvním vstupem 101 prvého dvojvstupového logického prvku 100 negovaného součinu a současně je spojen s prvním vstupem 131 druhého dvojvstupového logického prvku 130 negovaného součinu a nadto je spojen s druhým vstupem 192 čtvrtého dvojvstupového logického prvku 190 negovaného součinu a současně je spojen s výstupem 147 čtvrtého třívstupového logického prvku 170 negovaného součinu a nadto je spojen se třetím vstupem 163 třetího třívstupového logického prvku 160 negovaného součinu a konečně je spojen s prvním vstupem 181 pátého třívstupového logického prvku 180 negovaného součinu, zatímco výstup 103 prvního dvouvstupového logického prvku 100 negovaného součinu je spojen se třetím vstupem 143 čtyřvstupového logického prvku 140 negovaného součinu, přičemž výstup 42 čtvrtého invertoru 40 je spojen s prvním vstupem 161 třetího třívstupového logického prvku 160 negovaného součinu a sóučasně je spojen s prvním vstupem 121 druhého třívstupového logického prvku 120 negovaného součinu, jehož výstup 124 je spojen s druhým vstupem 172 čtvrtého třívstupového logického prvku 170 negovaného součinu, přičemž výstup 164 třetího třívstupového logického prvku 160 negovaného součinu je spojen s prvním vstupem 171 čtvrtého třívstupového logického prvku 170 negovaného součinu, zatímco výstup 184 pátého třívstupového logického prvku 180 negovaného součinu je spojen se třetím vstupem 173 čtvrtého třívstupového logického prvku 170 negovaného součinu, přičemž vstup 41 čtvrtého invertoru 40 je spojen se druhým vstupem 132 druhého dvojvstupového logického prvku 130 negovaného součinu a současně je spojen s prvním vstupem 191 čtvrtého dvojvstupového logického prvku 190 negovaného součinu a nadto je spojen s prvním vstupem 151 třetího dvojvstupového logického prvku 150 negovaného součinu a konečně je spojen s výstupem 145 čtyřvstupového logického prvku 140 negovaného součinu, zatímco výstup 133 druhého dvojvstupového logického prvku 130 negovaného součinu je spojen s prvním vstupem 141 čtyřvstupového logického prvku 140 negovaného součinu, přičemž výstup 153 třetího dvojvstupového logického prvku 150 negovaného součinu je spojen se čtvrtým vstupem 144 čtyřvstupového logického prvku 140 negovaného součinu, zatímco výstup 193 čtvrtého dvojvstupového logického prvku 190 negovaného součinu je spojen s výstupní svorkou 3.

činnost popsaného zapojeni synchronizačního obvodu lze charakterizovat signály na vstupech a výstupech obvodu následujícím způsobem:

Po neadresování a požadavku přechází signál na první vstupní svorce 2 do úrovně logické nuly. Byl-li v té době signál na druhé vstupní svorce 2 rovněž v úrovni logické nuly signálu, přejde signál do úrovně logické jedničky a zpět do úrovně logické nuly, bude na výstupní svorce 2 potvrzovací signál v úrovni logické nuly až do doby přechodu signálu do úrovně logické jedničky. Ve všech možných jiných kombinacích vstupní sekvence zůstává výstupní signál v úrovni logické jedničky.

Uvedené příkladné zapojení pro zabezpečení sběrnice proti příjmu neplatných dat umožňuje pracovat s převodníky, jejichž, doba převodu je řádově shodná s instrukční dobou procesoru ovládajícího sběrnici. Zvláši výhodné se jeví pozdržení procesoru v případě rychlých převodníků s proměnnou dobou převodu, kde jejich opětovné adresování, tedy dvě instrukce, převyšuje maximálně možnou dcbu převodu.

Vynález lze využit v oboru měřicí techniky řízené mikropočítačem, zejména v oblasti vytváření automatizovaných měřicích systémů.

Claims (2)

PŘEDMĚT VYNÁLEZU

1. Zapojení pro zabezpečení sběrnice proti příjmu neplatných dat, sestávající z obvodu adresového výběru, dále z řídicího obvodu spolupráce se sběrnicí, dále ze synchronizačního obvodu pro zabezpečení sběrnice proti přijmu neplatných dat, dále z převodníku na binární formu, dále z budiče sběrnice a konečně ze sběrnice rozčlenitelné na adresovací vodiče, datové vodiče, na vodič pro řízení počátku čtení a na vodič pro příjem potvrzení vyslání dat, vyznačené tím, že třetí řídicí výstup (021) řídicího obvodu (020) je spojen s prvním řídicím vstupem (031) synchronizačního obvodu (030), zatímco čtvrtý řídicí výstup (026) řídicího obvodu (020) je spojen s řídicím vstupem (042) převodníku (040) na binární formu, přičemž řídicí výstup (043) převodníku (040) je spojen na druhý řídicí vstup (032) synchronizačního obvodu (030), zatímco potvrzovací výstup (033) synchronizačního obvodu (030) je spojen s potvrzovacím vstupem (023) řídicího obvodu (020) spolupráce se sběrnicí.

2. Zapojení pro zabezpečeni sběrnice proti příjmu neplatných dat podle bodu 1, vyznačené tím, že synchronizační obvod (030) obsahuje svorku (1) spojenou se vstupem (21) druhého invertoru (20) a současně je spojena s prvním vstupem (111) prvního třívstupového logického prvku (110) negovaného součinu, zatímco druhá vstupní svorka (2) je spojena jednak se vstupem (11) prvního invertoru (10) a dále je spojena s druhým vstupem (112) prvního třívstupového logického prvku (100) negovaného součinu a nadto je spojena s druhým vstupem (152) třetího dvojvstupového logického prvku (150) negovaného součinu a konečně je spojená s druhým vstupem (122) druhého třívstupového logického prvku (120) negovaného součinu, přičemž výstup (12) prvního invertoru (10) je spojen s druhým vstupem (102) prvního dvojvstupového logického prvku (100) negovaného součinu a současně je spojen s druhým vstupem (182) třívstupového logického prvku (180) negovaného součinu, zatímco výstup (22) druhého invertoru .(.20). je spojen s druhým vstupem (162) třetího třívstupového logického prvku (160) negovaného součirn^ a nadto je spojen se třetím vstupem (123) druhého třívstupového logického prvku (120) negova5 váného součinu a konečně je spojen se třetím vstupem (183) pátého třívstupového logického prvku (180) negovaného součinu, přičemž výstup (32) třetího invertoru (30) je spojen se třetím vstupem (113) prvního třívstupového logického prvku (110) negovaného součinu, jehož výstup (114) je spojen s druhým vstupem (142) čtyřvstupového logického prvku (140) negovaného součinu, přičemž vstup (31) třetího invertoru (30) je spojen s prvním vstupem (101) prvého dvojvstupového logického prvku (100) negovaného součinu a současně je spojen s prvním vstupem (131) druhého dvojvstupového logického prvku (130) negovaného součinu a nadto je spojen s druhým vstupem (192) čtvrtého dvojvstupového logického prvku (190) negovaného součinu a současně je spojen s výstupem (174) čtvrtého třívstupového logického prvku (170) negovaného součinu a nadto je spojen se třetím vstupem (163) třetího třívstupového logického prvku (160) negovaného součinu a konečně je spojen s prvním vstupem (181) pátého třívstupového logického prvku (180) negovaného součinu, zatímco výstup (103) prvního dvouvstupového logického prvku (100) negovaného součinu je spojen se třetím vstupem (143) čtyřvstupového logického prvku (140) negovaného součinu, přičemž výstup (42) čtvrtého invertoru (40) je spojen s prvním vstupem (161) třetího třívstupového logického prvku (160) negovaného součinu a současně je spojen s prvním vstupem (121) druhého třívstupového logického prvku (120) negovaného součinu, jehož výstup (124) je spojen s druhým vstupem (172) čtvrtého třívstupového logického prvku (170) negovaného součinu, přičemž výstup (164) třetího třívstupového logického prvku (160) negovaného součinu je spojen s prvním vstupem (171) čtvrtého třívstupového logického prvku (170) negovaného součinu, zatímco výstup (184) pátého třívstupového logického prvku (180) negovaného součinu je spojen se třetím vstupem (173) čtvrtého třívstupového logického prvku (170) negovaného součinu, přičemž vstup (41) čtvrtého invertoru (40) je spojen se druhým vstupem (132) druhého dvojvstupového logického prvku (130) negovaného součinu a současně je spojen s prvním vstupem (191) čtvrtého dvojvstupového logického prvku (190) negovaného součinu a nadto je spojen s prvním vstupem (151) třetího dvojvstupového logického prvku (150) negovaného součinu a konečně je spojen s výstupem (145) čtyřvstupového logického prvku (140) negovaného součinu, zatímco výstup (133) druhého dvojvstupového logického prvku (130) negovaného součinu je spojen s prvním vstupem (141) čtyřvstupového logického prvku (140) negovaného součinu, přičemž výstup (153) třetího dvojvstupového logického prvku (150) negovaného součinu je spojen se čtvrtým vstupem (144) čtyřvstupového logického prvku (140) negovaného součinu, zatímco výstup (193) čtvrtého dvojvstupového logického prvku (190) negovaného součinu je spojen s výstupní svorkou (3).