CS237726B1 - Zařfzení pro číslicovou syntézu kmitočtů v oblasti 0 až 1 MHz - Google Patents

Abstract

Účelem zařízení je generaee harmonických kmitočtů s vysokou stabilitou a a jemným frekvenčním krokem. Dosažení tohoto účelu je umožněno zvýšením operační rychlosti dekadická sčítačky pracující v BCD /1 248/ kódu a modulárním uspořádání střádače. Podstata spočívá v tom, že se využije dekadická sčítačky pracující v paralelním BCD kódu se zvýšenou operační rychlostí, která se zajistí tím, že ee eignál dekadického přenosu vyhodnocuje mimo binární sčítačku BS přivedením na vstup B detektoru mimo- kódových kombinací MK a na vstup C^ korekční sčítačky KS. Zařízení sestává ze střádače /s/ pracujícího v paralelním BCD kódu, který má modulární uspořádání, na jehož ovládací vstupy jsou připojeny obvody volby kmitočtu /K/ a generátor hodinového kmitočtu /H/ a jehož výstup je připojen na vstup dekodéru /D/, jehož výstup je připojen na vstup paměti typu ROM, jejíž výstup je spojen se vstupem digitálně analogového převodníku /D/A/, jehož výstup je přiveden na dolnopropust a zesilovač /DP/Z/. Zařízení lze snadno připojit do rozsáhlejších číslicově řízených systémů a může nahradit doposud vyráběné nízkofrekvenční generátory. Zařízení nemusí týt výlučně použito pro generování pouze harmonické funkce. Tvar výstupního signálu je závislý na obsahu paměti ROM a v závislosti na něm lze zařízení použít jako generátor obecných ;' funkcí s řiditelnou periodou.

Description

Vynález řeSí způsob číslicové syntézy kmitočtu v oblasti 0 až 1 MHz a konkrétní zařízení k provádění tohoto způsobu, umožněné zvýšením operační rychlosti dekadické sčítačky pracující v BCD /1 248/ kódu a modulárním uspořádáním etřédače.

Syntézou kmitočtů rozumíme obvykle postup, kterým ee z vysoce stabilního kmitočtu referenčního, odvozuje požadovaný kmitočet, pokud možno stejné stabilní a přesný. Metodicky lze dosavadní používané způsoby/syntézy rozdělit na syntézu přímou a nepřímou. V případě přímé syntézy se žádaný kmitočet vytváří směžováním, násobením a dělením kmitočtu referenčního s následující filtrací.

Nepřímá syntéze používá techniky fázového závěsu, kdy se kpitočet napětím řízeného oscilátoru pro dosažení stability nastavení srovnává s kmitočtem generátoru. Modernější systémy používají číslicově řízené děliče kmitočtu, fázové diskriminátory a oscilátory, nicméně základní princip syntézy, tj. směSování, dělení a násobení kmitočtů, spolu s technikou fázového závěsu zůstává zachován. Realizace syntezátoru pracuj letí ho v SirSím kmitočtovém pásmu s jemným krokem je při využití výSe zmíněných možností složitým technickým problémem.

Způsob číslicové syntézy kmitočtů podle vynálezu do značná míry odstraňuje potíže, vznikající při využití techniky klasická kmitočtová syntézy, celý problém značně zjednodušuje a představuje moderní řeSení na bázi výlučně číslicová techniky.

Podstatou zařízení je, že sestává ze střadače, pracujícího v paralelním BCD kódu, který má modulární uspořádání a v každém modulu obsahuje sumátor a dekadickou sčítačku se zvýSenou operační rychlostí. Na jeho ovládací vstupy jsou připojeny výstupy jednotky volby kmitočtu a generátor hodinového kmitočtu. Výstup střadače je připojen na vstup dekodéru,Jehož výstup je připojen na vstup paměti typu ROM, jejíž výstup je spojen se vstupem digitálně analogáho převodníku, jehož výstup je zapojen na dolnopropuet a zesilovač .·.

Vstupy každého modulu střadače jsou tvořeny vstupy dekadické sčítačky ae zvýšenou operační rychlostí. Její výstupy jsou připojeny na vstupy střadače, jehož výstupy jsou připojeny na vstupy dekadické sčítačky a zároveň na výstupy modulu. Na řídící vstupy střadače je přes invertor připojen výstáp generátoru hodinového kmitočtu.

Dekadická sčítačka se zvýSenou operační rychlostí je tvořena binární sčítačkou, korekční sčítačkou a detektorem mlmokódových kombinaci. Vstupní signál je připojen na vstupy binární sčítačky, jejíž vstup přenosu je uzemněn a výstup přenosu je připojen na první vstup detektoru mlmokódových kombinací. Korekční sčítačka má čtyři dvojice vstupů. První až čtvrtý výstup binární sčítačky je po řadš připojen vždy na jeden z dvojice prvního až čtvrtého vstupu korekční sčítačky. První až třetí výstup binární sčítačky je připojen po řadš na druhý až čtvr.tý vstup dekodéru mlmokódových kombinaci, přičemž výstup binární sčítačky je připojen zároveň na druhý, třetí až čtvrtý vstup detektoru mlmokódových kombinací, na jehož druhý vstup je též připojen výstup přenosu předcházejícího modulu. Výstup detektoru mlmokódových kombinací je spojen jednak přes přímí invertor na druhý z dvojice druhého a třetího vstupu korekční sčítačky a jednak přes druhý invertor na výstup přenosu dekadická sčítačky. Druhý z dvojice prvního a čtvrtého vstupu korekční sčítačky je uzemněn.'Výstup korekční sčítačky tvoří výstupy signálu dekadické sčítačky.

Výhodou řešení podle vynálezu je v oblasti realizační modulová struktura etřédafta, malý počet a snadná realizovatelnost ostatních číslicových bloků a využitím běžně .do»t„nných součástek. Přístroj má V ověřeném prototypu 11 desek člslleových bloků, a toho.Jž..ťtie tožných desek střádače.

V oblasti funkční je zařízení schopno ve vSech běžných aplikacích nahradit dosud užívané konvenční generátory kmitočtů. Je stabilnější a má velmi jemný krok kmitočtu. Kromě toho má i ostatní výhody číslicové techniky, jako je vyěěí provozní spolehlivost a možnost zapojení do rozsáhlejších, číslicově řízených systémů.

Vynález je blíže objasněn na příkladu provedení pomocí připojeného blokového schéma na obr. 1 a schéma uspořádání modulu střádače je na obr, 2 a schéma zapojení dekadické . sčítačkjr se zvýSenou operační rychlostí je na obr. 3.

Zařízení k provádění číslicové syntézy kmitočtů podle vynálezu sestává ze střádače §, na jehož vstupy jsou připojeny obvody volby kmitočtu K a generátor hodinového kmitočtu Jj. Výstup střádače je připojen na dekodér D z kódu BCD do binárního kódu. Výstup dekodéru je připojen ná vstup paměti ROM, jejíž výstup je připojen na digitálně analogový převodník P/A.

Výstup převodníku D/A je připojen na dolnopropust a nízkofrekvenční zesilovač DP/Z. z jehož výstupu se odebírá požadovaný signál, činnost všech číslicových bloků je řízena hodinovým kmitočtem. Střadač S má modulární strukturu a je v něm využito sčítaček se zvýšenou operační rychlostí.

Samostatný modul střádače S podle vynálezu je znázorněn na obr. 2. Vznikne z dekadické sčítačky DS se zvýšenou opeaační rychlostí podle vynálezů předáním čtyřbitového střadače ST. Vstupy a, Jj, o, d modulu střádače ST jsou připojeny na vstupy AI. A2. A3 A4 dekadické sčítačky DS, vstupy Dl. D2. D3. D4 střádače ST jsou připojeny na výstupy SI. S2.

S3. S4 dekadické sčítačky DS.

Výstupy Q1 . £2, Q3. 04 střádače ST jsou připojeny jednak na výstupy modulu a', b', a jednak na vstupy B, , Bg, B,, dekadické sčítačky DS. Přenos P_n_, až P_n je uskutečněn způsobem popsaném n7?e. Hodinový signál je přes irivertor 53 připojen na řídící vstupy Cl střádače ST. Spojením osmi takovýchto modulů vznikne střádač s kapacitou

1.10'

Rozšíření kapacity.lze provést připojením čítače na výstup přenosu nejvyšší dekády. Prakticky lze dosáhnout při sčítání 8-c4ferných čísel operačpí rychlosti vyšší než 5 MHz Zapojení dekadické sčítačky se zvýšenou operační rychlostí je znázorněno na obr. 3.

Na vstupy At. A2. A3. A4 a Bl . B2. B3. B4 binární sčítačky BS je připojen vstupní signál táčky~BS~e přiveden^-ňa vštup~B detektoru mimokodových kombinací MK a zároveň na vstup AI korekční sčítačky KS. Výstup S2 sčítačky BS je přiveden na vstup C detektoru MK a zároveň na vstup A2 sčítačky KS.

Výstup S3 sčítačky BS je připojen na vstup D detektoru MK a zároveň na vstup A3 sčítačky KS. Konečně výstup S4 sčítačky BS je připojen na vstupy B, C, D, dátektoru MK a zároveň na vstup A4 sčítačky KS. Výstup přenosu C4 sčítačky BS je zapojen na vstup A detektoru MK. Vstupy B1 a B4 korekční sčítačky KS jsou uzemněny, vstupy B2 a B3 jsou spojeny s výstupem detektoru MK přes invertor II.

Výstupní signál S , S_b, S_e, S. /součet/ ae získá na výstupech SI. S2. S3. S4 korekční sčítačky KS. Signál přenosu P~j 7n-1/jbloku je připojen na vstup B detektoru mimokodových kombinací MK a zároveň na vstup přenosu C , korekční sčítačky KS. Výstup korekční sčítačky KS není připojen. Výstupní signál přenosu Pn získáme na výstupu detektoru mimokódových kombinací MK přes invertor 12. Použitím rychlých Schottkyho obvodů bude zooždění signálu přenosu maximálně 10 nsec.

Funkce zařízeni podle vynálezu spočívá v periodickém vybavováni /čtení/ harmonického průběhu z pevně naprogramovaná paměti typu read only mentory /HOM/, přičemž rychlost čtení určuje požadovaný kmitočet. Je-li f_h pevný hodinový kmitočet, je minimální a maximální kmitočet zařízení určen vztahy:

min f_h/C ^fmax = ^/0’’

0,25/ £_h kde C je kapacita střádače /viz dála/. Velikost maximálního kmitočtu v naznačeném rozmezí závisí na filtrační schopnosti a na přípustná hodnotě zkreslení. V každá periodě hodinového kmitočtu dojde ve střádačl k přičtení čásla N, vytvoření adresy, přečtení hodnoty funkce sin a převedeni číslicového údaje na analogový /podrobněji viz dále/. Z toho vyplývá, že hodinový kmitočet f^ nelze volit libovolně vysoký, ale že je omezen operační rychlostí číslicové části zařízení. Při použití současná součástkové základy je operační rychlost omezena operační rychlostí střádače.

Samotný střádač ST se skládá jednak z obvodů, které zajišlují v každé hodinové periodě operaci sčítání /dekadické sčítačky PS/, a jednak z obvodů, které výsledný součet uchovávají. Při běžné paralelní struktuře dekadické sčítačky PS v kódu BCD. je operační rychlost omezena zpožděním signálu dekadického přenosu při průchodu sčítačkou a detektorem mimokódových kombinací MK.

Způsob zvýěení operační rychlosti sčítačky uvedené ve vynálezu zkracuje mnohonásobně zpoždění signálu dekadického přenosu, čímž umožňuje zvýěení hodinového kmitočtu f_h a tím i zvýěení maximálního kmitočtu zařízeni. Jeho podstata spočívá v tom, že signál dekadického přenosu se vyhodnocuje mimo dekadické sčítačky v rychlém detektoru mimokódových kombinací. Správná funkce zařízení je zajlětěna zapojením signálu přenosu též do vstupu korekční sčítačky. Lze ukázat, že pro binární přenos do následující dekády F_n a zároveň pro pravdivostní provedeni korekce platí /v Booleově algebře/:

/1/ P„ = adP , + bd + cd + P n n-i kde S je číslo v BCD kódu daná obecně ve tvaru S = a+2b+4c+8d P je binární přenos čísla S P_n_1 je binární přenos od předchozí dekády.

Přiklad využití vynálezu:

Generátor hodinového kmitočtu /H/ má kmitočet například = 5.10®Hz. Pro správnou činnost zařízení je zapotřebí zajistit stabilitu a přesnost nastavení hodinového kmitočtu f^ lepší než 1.10“^. Střádač /S/ má kapacitu /0/ například C = 5.10®. Jednotka volby kmitočtu K udává číslo, které se v pravidelných intervalech t » 1/f^ přičítá do střádače S. Číslo N, určující výsledný kmitočet, se zadává na panelu buň manuálně, nebo je tvořeno automaticky v jednotce volby kmitočtu £. Po /k/ opakováních je ve střádačl S zobrazeno číslo:

/2/ Z = k.N + - l.C, ' k, 1 = 0, ,, 2,......, kde N_q je počáteční stav střádače ST a 1 udává, kolikrát byla již překročena kapacita C střádače ST. číslo JL se používá pre vytvoření adresy A, ze která je v daném časovém okamžiku přečtena hodnota naprogramované harmonické funkce. Je-li tato funkce naprogramována v P bodech, například P = 100, je pro vytvořeni adresy přiřazena ve střádaci ST oblast čísel o velikosti C/P, například C/P - 5.tO^. Konkrétní adresa A se Vytvoří například tím, že se číslo Z dělí velikostí oblasti C/P a zaokrouhlí se na prvé dvě eifty vždy dolů, takže:

/3/ A ’ I . P A » 00, 01, 02........... 99, kde Z, C, P mají výše uvedený význam. Harmonická funkce zapsaná v paměti ROM má například tvar:

/4/ B, + B₂sin/ 2._ · A/,

P kde konstanty B|_za ⁰2 j^aou určeny konkrétními vlastnostmi paměti ROM a D/A převodníku, například B, ¹ i 27, ⁰2 ³ '/*27. Digitálně analogový převodník D/A převede v daném okamžiku číselný údaj z paměti ROM na údaj analogový, tj. proudový, resp. napětový.

Z toho je zřejmé, že okamžité hodnota féze ^analogového signálu na výstupu převodníku D/A je dána vztahem:

/5/ ý*= 2$r. z c

kde Z, C mají výše uvedený význam.

Základní kmitočet signálu je dán časovou změnou fáze, tj.:

/6/ Ω J. áí. ₌ J_ - JL t ^v 2¾ dt 2J[‘ TV C ' 1» kde význam proměnných je podle výše uvedeného.

V dolHopropusti a zesilovači DP/Z se odfiltrují vyšší harmonické kmitočty, zanášející nežádoucí zkreslení signálu a provede se potřebné zesílení. Ze vztahu /6/ vyplývá, že číslo N udává přímo požadovaný kmitočet signálu v násobcích nejmenšího kroku kmitočtu Aí, v tomto případě:

/7/

Δ f = = ^?,1° = 0,01 Hz

5.10®

Popsané zařízení bylo provozně vyzkoušeno a pracuje spolehlivě v pásmu kmitočtů 0 až 1 MHz se zkreslením výstupního 3ignálu menším než 2 56. Při realizaci byly použity následující součátky:

Binární sčítačka BS a korekční sčítačka KS - MH 7 <83, detektor aimokódových kombinací M£ - MH 74S64, střádač ST - 2 x MH 7 474.

Zařízení nemusí být použito výlučně pro generování pouze harmonické funkce. Tvar výstupního signálu je závielý na obsahu paměti ROM. V závislosti na tomto obsahu lze zařízení použít jako generátor obecných funkcí s řiditelnou periodou.

Zařízení je možné připojit do rozsáhlejších číslicově řízených systémů a může nahradit dosud vyráběné nízkofrekvenční generátory.

Claims (3)

1. Zařízení k provádění číslicové syntézy kmitočtů v oblasti 0 až t MHz, vyznačující se tím, že sestává ze střádače /S/ pracujícího v paralelním BCD kódu, který má modulární uspořádání a v každém modulu obsahuje sumátor a dekadickou sčítačku se zvýěenou operační rychlostí, na jehož ovládací vatupy jsou připojeny výstupy jednotky volby kmitočtu /K/ a generátor hodinového kmitočtu /H/ a jehož výstup je připojen na vstup'dekodéru /0/, jehož výstup je připojen na vstup paměti typu B011, jejíž výstup je spojen se vstupem digitálně analogového převodníku /D/A/, jehož výstup je připojen na dolnopropust a zesilovač /DP/Z/.

2. Zařízení podle bodu 1, vyznačující se tím, že vstupy /e, b, c, d/ každého modulu střádače /S/, jsou tvořeny vstupy /At, A2, A3, A4/ dekadické sčítačky ae zvýěenou operační rychlostí /DS/, jejíž výstupy /S1, S2, S3, S4/ jsou připojeny na vstupy /D1, D2, D3, D4/ střádače /ST/, jehož výstupy /Q1, Q2, Q3, Q4/ jsou připojeny na vstupy /Bt, B2, B3, B4/ dekadické sčítačky /DS/ a zároveň na výstupy modulu /a', b, c', d'/, přičemž na vstupy /CL/ střádače /ST/ je přes invertor /13/ připojen výstup generátoru hodinového kmitočtu /H/.

3. Zařízení podle bodu 1 a 2, vyznačující se tím, ža dekadická sčítačka ee zvýěenou operační rychlostí /DS/ je tvořena binární sčítačkou /BS/, korekční sčítačkou /KS/ a detektorem mimokódových kombinací /MK/, kde vstupní signál je připojen na vstupy /AI, A2, Α3μ A4/ a /Bl, B2, B3, B4/ binární sčítačky /BS/, vstup přenosu /C^/ binární sčítačky /BS/ je uzemněn, výstup přenosu /04/ je připojen na vstup /A/ detektoru mimokódových kombinací /MK/, výstup /S1/ sčítačky /BS/ je připojen na vstup /B/ detektoru /MK/ a zároveň na vstup /AI/ korekční sčítačky /KS/, výstup /S2/ sčítačky /BS/ js připojen na vstup /C/ detektoru /MK/ a zároveň na vstup /A2/ korekční sčítačky /KS/, výstup /S3/ sčítačky /BS/ je připojen na vstup /D/ detektoru /MK/ a zároveň na vstup /A3/ korekční sčítačky /KS/, výstup /S4/ binární sčítačky /BS/ je připojen na vstupy /B, C, D/ detektoru /MKZ a zároveň na vstup /A4/ korekční sčítačky /KS/, vstupy /Bl/ a /B4/ korekční sčítačky /KS/ jsou uzemněny, na vstupy /B2/ a /B3/ je přes invertor /11/ připojen výstup detektoru mimokódových kombinací /MK/, který je zároveň přes invertor /12/ připojen na výstup přenosu /P_R/ dekadická sčítačky, přičemž výstup přenosu /P_n_j/ předcházejícího modulu je připojen na vstup /B/ detektoru mimokódových kombinací /MK/ a zároveň na vstup přenosu /C^/ korekční sčítačky /KS/, jejíž výstupy /S,, S2, S3, S4/ tvoří výstupy signálu /Se, Sb, Sc, Sd/ dekadické sčítačky.