CS237005B1 - Šizený polovodičový logický obvod MIS - Google Patents

Abstract

Vynález řeší zapojení řízeného logického obvodu MÍS, který sestává z vlastního logického obvodu, druhého zatěžovacího tranzistoru a diskrétní polovodičové součástky podle čs. autorského osvědčení 237 002 jehož podstata je v tom, že druhý zatěžovací tranzistor MIS je uzemněn přes diskrétní polovodičovou součástku MIS, jejíž první řídicí elektroda je spojena s výstupem prvního zatěžovacího tranzistoru Mis a druhá řídicí elektroda je spojena s vodičem externího řídicího signálu. Řízený polovodičový logický obvod podle vynálezu má širokou možnost použití ve všech číslicových polovodičových obvodech.

Description

Vynález řeší zapojení řízeného logického obvodu MÍS, který sestává z vlastního logického obvodu, druhého zatěžovacího tranzistoru a diskrétní polovodičové součástky podle čs. autorského osvědčení 237 002 jehož podstata je v tom, že druhý zatěžovací tranzistor MIS je uzemněn přes diskrétní polovodičovou součástku MIS, jejíž první řídicí elektroda je spojena s výstupem prvního zatěžovacího tranzistoru Mis a druhá řídicí elektroda je spojena s vodičem externího řídicího signálu.

Řízený polovodičový logický obvod podle vynálezu má širokou možnost použití ve všech číslicových polovodičových obvodech.

Vynález se týká řízeného polovodičového logického obvodu MIS, který v závislosti na externím řídicím signálu mění svou funkční podstatu.

Současné logické systémy MIS jsou založeny na invertoru MIS, jehož buzený tranzistor je nahrazen soustavou sériově nebo paralelně zapojených tranzistorů, což odpovídá realizaci základních logických obvodů NAND a NOR. Ostatní logické obvody jsou tvořeny syntézou těchto základních logických obvodů, tzn., že jsou tvořeny určitým počtem zatěžovacích tranzistorů, ke kterým jsou připojeny soustavy buzených tranzistorů s jejich sériovým, paralelním nebo sériově-paralelním zapojením.

Na této konstrukční bázi je založen i tzv. převodník kódu, realizující na svém výstupu v závislosti na řídicím signálu, přímou nebo negovanou formu logického stavu na svém vstupu. Uvedený logický převodník se v jednomístné verzi sestává, například ze dvou dvouvstupových logických obvodů NAND a jednoho NOR, a v zapojení s určitým logickým obvodem plní funkci logického obvodu, realizujícího v závislosti na externím řídicím signálu přímou nebo negovanou formu dané realizované logické funkce. . ..

Výhodnější realizace takto řízeného logického obvodu se dosáhne použitím řízeného polovodičového logického obvodu MIS, sestávajícího se z vlastního logického obvodu, druhého zatěžovacího tranzistoru MIS a diskrétní polovodičové součástky MIS podle čs. autorského osvědčení č. 237 002, jehož podstata je v tom, že druhý zatěžovací tranzistor MIS je uzemněn přes diskrétní polovodičovou součástku MIS, jejíž jedna řídicí elektroda je spojena s výstupem prvého zatěžovacího tranzistoru MIS, a druhá řídicí elektroda je spojena s vodičem externího řídicího signálu.

Použitím uvedeného řízeného polovodičového logického obvodu MIS se dosáhne, vzhledem k současným ekvivalentním logickým obvodům, plošné úspory pěti tranzistorů MIS na jeden logický obvod.

Na připojeném výkresu je znázorněno schematické zapojení řízeného polovodičového logického obvodu MIS podle vynálezu.

Řízený polovodičový logický obvod MIS se sestává z vlastního logického obvodu, tvořeného prvním zatěžovacím tranzistorem 3 MIS a logickou soustavou 4, dále druhým zatěžovacím tranzistorem 5 MIS a diskrétní polovodičovou součástkou 6 MIS, na jejíž řídicí elektrody je připojen výstup prvého zatěžovacího tranzistoru 3 MIS a vodič D externího řídicího signálu.

Pracovní činnost řízeného polovodičovéItf obvodu MIS podle vynálezu je vysvětlena na alternativě s vodivostí typu P a realizací záporné logiky.

Logická soustava 4 je uzavřena. Při nulové úrovni řídicího signálu D ve vodiči externího řídicího signálu se tak diskrétní polovodičová součástka 6 MIS nachází ve vodivém stavu, diskrétní polovodičové součástky MIS podle AO číslo 237 002 se nacházejí ve vodivém stavu pouze při vzájemné nonekvivalenci napěťových stavů na svých dvou řídicích elektrodách, čímž je na výstupu y/ý logická úroveň „0“.

Příchodem řídicího signálu se diskrétní polovodičová součástka 6 MIS, vzhledem ke svým vlastnostem uzavře, čímž se úroveň výstup y/ý změní z logické úrovně „0“ na logickou úroveň „1“........

Logická soustava 4 je otevřena. Při nulové úrovni řídicího signálu se tak diskrétní polovodičová součástka 6 MIS nachází v nevodivém stavu, čímž je na výstup y/ý logická úroveň „1“. Příchodem řídicího signálu se diskrétní polovodičová součástka 6 MIS vzhledem ke svým vlastnostem otevře, čímž se úroveň výstupu y/ý změní z logické úrovně „1“ na logickou úroveň „0“.

Při realizaci kladné logiky, která se musí samozřejmě týkat 1 řídicího signálu ve vodiči D externího řídicího signálu, tzn., že nulovou úroveň řídicího signálu bude reprezentovat napětí —U_GG, zatímco jeho jednotkovou úroveň napětí blízké potenciálu země, se změní pouze závislost výstupní formy dané realizované funkce na řídicím signálu.

Řízený polovodičový logický obvod podle vynálezu má širokou možnost použití ve všech číslicových polovodičových obvodech.

Claims (1)

1. pRedmEt

   Řízený polovodičový logický obvod MIS, sestávající se z vlastního logického obvodu, druhého zatěžovacího tranzistoru MIS a diskrétní polovodičové součástky podle ěš. autorského osvědčení č. 237 002, vyznačující se tím, že druhý zatěžovací tranzistor (5) MIS

   ZYNÁLEZU je uzemněn přes diskrétní polovodičovou součástku (6) MIS, jejíž první řídicí elektroda je spojena s výstupem prvého zatěžovacího tranzistoru (3) MIS, a druhá řídicí elektroda je spojena s vodičem (D) externího řídicího signálu.