CS234449B1 - Obvod statického nulováni - Google Patents

Abstract

Vynález se týká obvodu statického nulování. Podstatou vynálezu je, že je tvořen prvním dvouvstupovým hradlem NaND CMOS, jehož dva vstupy jsou připojeny k běžci odporového trimru, zapojeného svým prvním vývodem přes první rezistor ke svorce napájecího napětí a svým druhým vývodem přes druhý rezistor na zem, přičemž výstup prvního dvouvstupového hradla NAND CMOS je spojen jednak přes třetí rezistor, jednak přes čtvrtý rezistor a diodu v záběrném směru s druhým vstupem druhého dvouvstupového hradla NAND CMOS, který je přes kondenzátor uzemněn, zatímco druhé dvouvstupové hradlo NAND CMOS je připojeno svým výstupem na invertor. Vynález je možné využít v mikropočítačových systémech, zejména pro přímé řízení technologických procesů a textilních strojů.

Description

Vynález se týká obvodu statického nulování.

Nulování centrálních jednotek mikroprocesorových systémů se doposud, podle dosavadního stavu techniky, provádělo RC členem či jeho modifikacemi, na příklad linearizujícími průběh vybíjení kondenzátoru.

Nevýhodou takových zapojení je to, že nezajišťuje správné nulování při krátkých výpadcích napájecího napětí. Ve většině případů zde nedochází k dostatečnému vybití kondenzátoru v nulovacím RC členu, to znamená, že není dosaženo úrovně podstatně nižší nežli je výrobcem udávaná hodnota logické nuly na nulovacim vstupu centrální jednotky, což má za následek bud zkrácení nulová čího impulsu pod přípustnou dobu udávanou výrobcem nebo dokonce vůbec žádné generování nulovacího impulsu.

Uvedené nevýhody dosavadního stavu techniky do značné míry odstraňuje obvod statického nulování podle vynálezu, jehož podstatou je, že je tvořen prvním dvouvstupovým hradlem NAND CMOS, jehož dva vstupy jsou připojeny k běžci odporového trimru, zapojeného svým prvním vývodem přes první rezistor ke svorce napájecího napětí a svým druhým vývodem přes druhý rezistor na zem, přičemž výstup prvního dvouvstupového hradla NAND CMOS je spojen jednak přes třetí rezistor, jednak přes čtvrtý rezistor a diodu v závěrném směru s druhým vstupem druhého dvouvstupového hradla NAND CMOS, který je přes kondenzátor uzemněn, zatímco druhé dvouvstupové hradlo NAND CMOS je připojeno svým výstupem na invertor.

Výhodou zapojení obvodu statického nulování podle vynálezu je, že za všech okolností zaručuje vybití kondenzátoru v nulovacím RC členu a tím zajišťuje dostatečnou dobu trvání nulovacího impulsu i při krátkých výpadcích napájecího napětí.

Vynález je dále blíže popsán podle výkresu, na němž je znázorněno příkladné provedení zapojení obvodu statického nulování podle vynálezu.

234 449

- 2 Obvod statického nulování podle vynálezu je tvořen prvním dvouvstupovým hradlem 1 NAND CMOS, jehož dva vstupy jsou připojeny k běžci odporového trimru 2 zapojeného svým prvním vývodem přes první rezistor 3, ke svorce napájecího napětí <a svým druhým vývodem přes druhý rezistor 4 na zem. Výstup prvního dvouvstupového hradla 1 NAND CMOS je spojen jednak přes třetí rezistor 2, jednak přes čtvrtý rezistor 6 a diodu 7 zapojenou v závěrném směru s druhým vstupem druhého dvouvstupového hradla 8 NAND CMOS, který je přes kondensátor 9 uzemněn. Druhé dvouvstupové hradlo 8 NAND CMOS je připojeno svým prvním vstupem na Q výstup klopného obvodu dynamického nulování a svým výstupem přes invertor 10 na výstup nulování centrální jednotky.

V činnosti využívá obvod statického nulování podle vynálezu s výhodou úzkého napěťového pásma přechodu výstupu z logické jedničky do logické nuly a naopak u dvouvstupového hradla NAND CMOS, které je zapojené tak, že dokud rozhodovací úroveň nastavená odporovým trimrem 2 nepřestoupí prahové napětí, přičemž napětí na vstupech kopíruje náběh napájecího napětí, je výstup prvního dvouvstupového hradla 1 NAND CMOS trvale držen na úrovni logické nuly, to jest na úízké úrovni. To má za následek, že i výstupní nulovací signál, přiváděný na nulovací vstup centrální jednotky, je držen na nízké úrovni. Jakmile napájecí napětí vzroste nad nastavenou úroveň, přejde výstup prvního dvouvstupového hradla 1 NAND CMOS na úroveň logické jedničky, to jest na vysokou úroveň a kondenzátor 9 se začne nabíjet s časovou konstantou RC, kde R je odpor třetího rezistoru 5 a C je kapacita kondenzátorů 9. Dokud napětí na kondenzátorů 9 nepřestoupí prahovou úroveň druhého vstupu druhého dvouvstupového hradla 8 NAND CMOS, nedojde k vymizení nulovacího signálu. Při překročení tohoto prahu se uktíňčí nulovací signál a centrální jednotka se uvede v činnost. Obdobně pracuje obvod statického nulování při odpojení napájecího napětí. První dvouvstupové hradlo 1 NAND CMOS sleduje snižování napájecího napětí a jakmile toto poklesne pod prahovou hodnotu, výstup prvního dvouvstupového hradla 1 NAND CMOS přejde skokem z vysoké do nízké úrovně a protože kondenzátor 9. je nabit na vyšší napětí nežli je výstupní napětí prvního dvouvstupového hradla 1 NAND CMOS

- 3 234 449 na nízké úrovni, otevře se dioda 7, která přes čtvrtý rezistor 6 umožní rychlé vybití kondenzátoru 9.

Obvod statického nulování podle vynálezu je s výhodou možno využít v mikropočítačových systémech, zejména pro přímé řízení technologických procesů, textilních strojů, ochran a podobných zařízení..

Claims (1)

1. Obvod statického nulování, vyznačující se tím, že je tvořen prvním dvoúfetupovým hradlem /1/ NAND CMOS, jehož dva vstupy jsou připojeny k běžci odporového trimru /2/, zapojeného svým prvním vývodem přes první rezistor /3/ ke svorce napájecího napětí a svým druhým vývodem přes druhý rezistor /4/ na zem, přičemž výstup prvního dvouvstupového hradla /1/ NAND CMOS je spojen jednak přes třetí rezistor /5/, jednak přes čtvrtý rezistor /6/ a diodu /7/ v závěrném směru s druhým vstupem druhého dvouvstupového hradla /8/ NAND CMOS, který je přes kondenzátor /9/ uzemněn, zatímco druhé fvstupové hradlo /8/ NAND CMOS je připojeno svým výstupem na invertor /10/.