KR940002812Y1 - Cpu 오동작 방지회로 - Google Patents

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Abstract

내용 없음.

Description

CPU 오동작 방지회로
제 1 도는 종래 기술의 회로도.
제 2 도는 종래 기술에 의한 동작 파형도.
제 3 도는 본 고안의 회로도.
제 4 도는 본 고안에 따른 회로의 각점에 대한 초기전원투입시와 전원이상 발생시의 파형도.
제 5 도는 제 3 도내의 Vcc와 A점의 파형도.
제 6 도는 제 3 도 내의 Vcc와 B점의 파형도.
제 7 도는 제 3 도내의 Vcc와 C점의 파형도.
제 8 도는 제 3 도내의 Vcc와 D점의 파형도.
제 9 도는 제 3 도내의 Vcc와 E점의 파형도.
제 10 도는 제 3 도내의 Vcc와 F점의 파형도.
제 11 도는 제 3 도내의 Vcc와 G점의 파형도.
본 고안은 중앙처리장치(CPU)의 안정동작을 위한 오동작 방지회로에 관한 것으로, 특히 전원불안정에 의해 중앙처리장치(CPU)와 그 주변회로에서 발생하는 오동작방지를 개선한 회로에 관한 것이다.
종래에는 제 1 도에 도시된 바와 같이 전원투입시 충전시간 지연을 위한 저항(R)과 커패시터(C), 전원오프시 구성회로의 등가저항(R')을 통해 커패시터(C)에 충전된 전하를 보다 빠르게 방전시키기 위한 다이오드(D)로 구성된 것이 있다.
제 1 도를 참조하여 종래기술의 동작을 살펴보면, 초기전원투입시 저항(R)과 커패시터(C)의 충전시간에 의해 리세트(RESET)점의 전압을 서서히 증가시켜 중앙처리장치(CPU)의 동작을 지연하고, 각종 잡음에 의해 전원부에 이상이 발생하면 커패시터(C)에 충전된 전하는 전원의 이상발생분에 한하여 다이오드(D)와 등가저항(R')을 통하여 방전을 하며, 방전시간은 커패시터(C)와 등가저항(R')에 의해 조정되고, 전원에 이상이 발생한 후 정상으로 복귀되었을때, 커패시터(C)는 이상발생시 방전분에 대한 충전을 시작하며, 충전시간은 충전저항(R)과 커패시터(C)에 의해 조절된다. 전원이 오프상태일 경우 다이오드(D)와 등가저항(R')을 통해 커패시터(C)에 충전된 전하를 방전하며, 제 2 도에 도시된 바와 같이 전원이 잡음등에 의해 순간적으로 이상이 발생하게 되면, 리세트(RESET)점에도 유사한 이상이 발생하여 중앙처리장치(CPU)의 오동작을 유발시키고, 특히 중앙처리장치(CPU)와 그 주변회로의 각 소자간에 전원 이상시의 응답특성이 다를때에 문제를 야기시켰다.
본 고안의 목적은 종래 기술의 문제점을 개선한, 특히 전압 불안정에 의해 중앙처리장치와 그 주변회로에서 발생하는 오동작을 방지할 수 있는 오동작 방지회로를 제공하는데 있다.
이러한 목적을 달성하기 위한 본 고안에 따른 CPU 오동작 방지회로는 단자를 통해 입력되는 Vcc 전원을 분압하는 전압분압수단과, 상기 분압된 전압의 입력레벨에 따라 온/오프 구동되는 제1 제어수단을 구비한 기준전압 검출수단(1)과, 상기 기준전압 검출수단으로부터 출력되는 신호레벨에 따라 제어되고, 그 출력 신호레벨이 "로우" 일때 Vcc전원에 의해 구동되는 제2 제어수단과, 이 제2 제어수단의 출력레벨이 "로우"일때 일정시간 충전을 행하고 이 제2 제어수단의 출력레벨이 "하이"일때 이 제2 제어수단을 통해 일정시간 방전을 행하는 수단을 구비한 시간 지연수단(2)과, 상기시간 지연 수단으로부터 출력되는 전압을 분해하고 그 분배전압의 입력레벨에 따라 온/오프 구동되는 제3 제어수단과, 상기 제3 제어수단에서 출력되는 신호 레벨에 따라 제어되고 그 출력 신호레벨이 "로우"일때 Vcc 전원에 의해 구동되는 제4 제어수단과, 이 제4 제어수단의 일측에 과전류를 억제하기 위한 수단을 구비한 신호 출력수단(3)을 채용하여 이루어진다.
이상과 같이 구성된 본 고안의 CPU 오동작 방지회로에 있어서, 전압분압 수단은 Vcc 전원측에 직렬접속된 두개의 저항(R1,R2)과, 이 두저항 사이에 접속된 제너다이오드(ZD1)를 포함하며, 복수의 각 제어수단은 트랜지스터(Q1,Q2,Q3,Q4)로 이루어진다.
시간 지연수단은 트랜지스터(Q1)에 의해 온/오프 제어되는 트랜지스터(Q2)와 그의 출력측에 접지를 통해 접속되어 충전시간 만큼 전압상승을 지연하는 커패시터(C1)를 포함한다.
또한, 신호출력수단은 일정시간 지연 후 입력되는 전압을 분배하는 제너다이오드(ZD2) 및 저항(R5)에 의해 구동되는 트랜지스터(Q4)와, 저항(R6)을 통해 그의 출력측에 접속되고 저항(R7)의 전압강하분에 의해 구동되는 트랜지스터(Q4)와, 과전류를 억제하기 위해 상기 트랜지스터(Q4)의 출력측에 접지를 통해 접속된 저항(R8)으로 구성된다.
이하 본 고안에 따른 CPU 오동작 방지회로의 동작에 대하여, 첨부된 제 3 도와, 제 3 도내의 특정점의 파형을 보여주는 제 5 도 내지 제 11 도와, 본 고안 회로의 각점에 대한 초기 전원투입시와 전원이상 발생시의 파형을 보여주는 제 4 도를 참조하여 기술한다.
먼저 초기전원투입시 공급전압이 트랜지스터의 턴온(TURN ON)전압(이하 편의상 VTR이라함)에 도달하게 되면, A점 전압은 저항(R1), 제너다이오드(ZD1), 저항(R2)에 의해 분배되어 VTR보다 낮은 상태가 되므로 트랜지스터(Q1)는 오프상태로 된다. 따라서 트랜지스터(Q1)가 오프상태이고, 공급전압이 VTR이므로 B점이 VTR에 도달하여 트랜지스터(Q2)는 온상태가 된다. 반면에 한편 저항(R1), 제너다이오드(ZD1), 저항(R2)에 의해 분배되는 전압이 A점에서 VTR에 도달하게 되면, 트랜지스터(Q1)는 제 5 도에 나타난 바와 같이 온상태로 되며, 반대로 트랜지스터(Q1)의 온에 의해 B점 분압이 "0" 볼트(V)로 떨어지므로 트랜지스터(Q2)는 오프상태로 된다.
따라서 트랜지스터(Q2)가 오프되어 C점 전압이 상승하게 되므로, 제 7 도에서 보여주는 바와 같이 커패시터(C1)와 저항(R4)에 의한 충전이 시작된다.
제 8 도는 C점 전압상승으로 제너다이오드(ZD2)와 저항(R5)에 의한 전압 분배가 일어나고, D점 전압이 VTR에 도달했을때, 트랜지스터(Q3)가 온상태로 되는 것을 나타내는 파형도이고, 제 9 도는 트랜지스터(Q3)가 온되므로서 E점 전압이 0볼트(V)로 떨어지는 것을 나타내면, 따라서 저항(R7)에 의해 제 10 도에 나타나는 바와 같이 전압강하가 일어난다. 제 11 도는 저항(R7)의 전압강하가 VTR이상이 되어 트랜지스터(Q4)가 온상태로 되고, G점은 트랜지스터(Q4)가 온상태일 경우 VTR의 전압강하분을 제외한 전압까지 상승함을 나타낸 파형도이다.
다음에 전원이상 발생시에 나타나는 동작에 대해 기술한다.
전원이상 발생시에 A점 전압이 VTR이하로 떨어지면, 트랜지스터(Q1)는 오프상태로 되고, B점에는 VTR이상의 전압이 유기되므로 트랜지스터(Q2)는 온상태로 되며, 트랜지스터(Q2)의 온에 의해 커패시터(C1)에 충전된 전하가 트랜지스터(Q2)를 통해 급속히 방전되므로서, C점과 D점 전압은 0볼트(V)로 떨어져 트랜지스터(Q3)와 트랜지스터(Q4)가 오프된다. 따라서 트랜지스터(Q4)가 오프되므로 G점 또한 0볼트(V)로 떨어진다.
전원의 정상복귀시 또한 커패시터(C1)에 충전된 전하가 없으므로 초기 전원 투입시와 마찬가지로 동일한 동작을 한다. 따라서 본 고안은 전원 잡음등에 의한 순간적인 이상이 발생하였을 경우 종래에는 제 2 도에서와 같은 이상파형의 리세트신호에 의해 중앙처리장치(CPU)와 리세트신호에 대한 응답시간이 다른 주변회로에서 오동작이 발생하였으나, 본 고안은 이러한 문제점이 개선되어 저항(R4)과 커패시터(C1)에 의하여 항상 일정한 시간 동안 지연이 되므로, 중앙처리장치(CPU)와 그 주변회로의 전원 이상시의 응답특성이 다를 경우의 문제점이 개선되는 효과가 있다.

Claims (5)

  1. 단자를 통해 입력되는 Vcc 전원을 분압하는 전압분압수단과, 상기 분압된 전압의 입력레벨에 따라 온/오프 구동되는 제1 제어수단을 구비한 기준전압 검출수단(1)과, 상기 기준전압 검출수단으로부터 출력되는 신호레벨에 따라 제어되고, 그 출력 신호레벨이 "로우" 일때 Vcc전원에 의해 구동되는 제2 제어수단과, 이 제2 제어수단의 출력레벨이 "로우"일때 일정시간 충전을 행하고 이 제2 제어수단의 출력레벨이 "하이"일때 이 제2 제어수단을 통해 일정시간 방전을 행하는 수단을 구비한 시간 지연수단(2)과, 상기 지연 수단으로부터 출력되는 전압을 분배하고 그 분배전압의 입력레벨에 따라 온/오프 구동되는 제3 제어수단과, 상기 제3 제어수단에서 출력되는 신호레벨에 따라 제어되고 그 출력 신호레벨이 "로우"일때 Vcc 전원에 의해 구동되는 제4 제어수단과, 이 제4 제어수단의 일측에 과전류를 억제하기 위한 수단을 구비한 신호 출력수단(3)으로 이루어진 CPU 오동작 방지회로.
  2. 제 1 항에 있어서, 상기 제1 제어수단, 제2 제어수단 및 제3 제어수단이 NPN 트랜지스터(Q1, Q2, Q3)이고, 상기 제4 제어수단이 PNP 트랜지스터(Q4)인 것을 특징으로 하는 CPU 오동작 방지회로.
  3. 제 1 항에 있어서, 상기 전압분압수단이 Vcc 전원측에 직렬 접속된 두개의 저항(R1,R2)과, 이 두 저항 사이에 접속된 제너다이오드(ZD1)로 구성된 것을 특징으로 하는 CPU 오동작 방지회로.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 시간 지연수단(2)은 트랜지스터(Q1)에 의해 온/오프 제어되는 트랜지스터(Q2)와, 그의 출력측에 접지를 통해 접속되고 충전시간 만큼 전압상승을 지연하는 커패시터(C1)로 구성된 것을 특징으로 하는 CPU 오동작 방지회로.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 신호 출력수단(3)은 일정시간 지연후 입력되는 전압을 분배하는 제너다이오드(ZD2) 및 저항(R5)에 의해 구동되는 트랜지스터(Q3)와, 저항(R6)을 통해 그의 출력측에 접속되고 저항(R7)의 전압강하분에 의해 구동되는 트랜지스터(Q4)와, 과전류를 억제하기 위해 상기 트랜지스터(Q4)의 출력측에 접지를 통해 접속된 저항(R8)으로 구성된 것을 특징으로 하는 CPU 오동작 방지회로.
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