CS234449B1

CS234449B1 - Static reset circuit

Info

Publication number: CS234449B1
Application number: CS695083A
Authority: CS
Inventors: Rudolf Mueller
Original assignee: Rudolf Mueller
Priority date: 1983-09-24
Filing date: 1983-09-24
Publication date: 1985-04-16

Abstract

Vynález se týká obvodu statického nulování. Podstatou vynálezu je, že je tvořen prvním dvouvstupovým hradlem NaND CMOS, jehož dva vstupy jsou připojeny k běžci odporového trimru, zapojeného svým prvním vývodem přes první rezistor ke svorce napájecího napětí a svým druhým vývodem přes druhý rezistor na zem, přičemž výstup prvního dvouvstupového hradla NAND CMOS je spojen jednak přes třetí rezistor, jednak přes čtvrtý rezistor a diodu v záběrném směru s druhým vstupem druhého dvouvstupového hradla NAND CMOS, který je přes kondenzátor uzemněn, zatímco druhé dvouvstupové hradlo NAND CMOS je připojeno svým výstupem na invertor. Vynález je možné využít v mikropočítačových systémech, zejména pro přímé řízení technologických procesů a textilních strojů.The invention relates to a static reset circuit. The essence of the invention is that it consists of a first two-input NaND CMOS gate, the two inputs of which are connected to the runner of a resistor trimmer, connected by its first output through the first resistor to the supply voltage terminal and by its second output through the second resistor to ground, while the output of the first two-input NAND CMOS gate is connected through the third resistor, and through the fourth resistor and a diode in the on-state direction with the second input of the second two-input NAND CMOS gate, which is grounded through a capacitor, while the second two-input NAND CMOS gate is connected by its output to an inverter. The invention can be used in microcomputer systems, in particular for direct control of technological processes and textile machines.

Description

Vynález se týká obvodu statického nulování.The invention relates to a static reset circuit.

Nulování centrálních jednotek mikroprocesorových systémů se doposud, podle dosavadního stavu techniky, provádělo RC členem či jeho modifikacemi, na příklad linearizujícími průběh vybíjení kondenzátoru.To date, the central units of microprocessor systems have been zeroed according to the prior art by an RC member or modifications thereof, for example by linearizing the capacitor discharge pattern.

Nevýhodou takových zapojení je to, že nezajišťuje správné nulování při krátkých výpadcích napájecího napětí. Ve většině případů zde nedochází k dostatečnému vybití kondenzátoru v nulovacím RC členu, to znamená, že není dosaženo úrovně podstatně nižší nežli je výrobcem udávaná hodnota logické nuly na nulovacim vstupu centrální jednotky, což má za následek bud zkrácení nulová čího impulsu pod přípustnou dobu udávanou výrobcem nebo dokonce vůbec žádné generování nulovacího impulsu.The disadvantage of such wiring is that it does not ensure correct resetting during short power outages. In most cases, the capacitor in the RC reset is not sufficiently discharged, ie the level is not substantially lower than the manufacturer's logic zero value at the reset input of the central unit, resulting in either shortening the zero pulse below the manufacturer's allowed time or even no zero pulse generation at all.

Uvedené nevýhody dosavadního stavu techniky do značné míry odstraňuje obvod statického nulování podle vynálezu, jehož podstatou je, že je tvořen prvním dvouvstupovým hradlem NAND CMOS, jehož dva vstupy jsou připojeny k běžci odporového trimru, zapojeného svým prvním vývodem přes první rezistor ke svorce napájecího napětí a svým druhým vývodem přes druhý rezistor na zem, přičemž výstup prvního dvouvstupového hradla NAND CMOS je spojen jednak přes třetí rezistor, jednak přes čtvrtý rezistor a diodu v závěrném směru s druhým vstupem druhého dvouvstupového hradla NAND CMOS, který je přes kondenzátor uzemněn, zatímco druhé dvouvstupové hradlo NAND CMOS je připojeno svým výstupem na invertor.The aforementioned disadvantages of the prior art are largely overcome by the static reset circuit of the present invention, which consists of a first NAND CMOS two-input gate whose two inputs are connected to a resistor trimmer connected through its first terminal via a first resistor to a power supply terminal and its second outlet through the second resistor to ground, whereby the output of the first two-input NAND CMOS gate is connected both through the third resistor and the fourth resistor and the diode in the reverse direction to the second input of the second two-input NAND CMOS gate the NAND CMOS gate is connected to the inverter via its output.

Výhodou zapojení obvodu statického nulování podle vynálezu je, že za všech okolností zaručuje vybití kondenzátoru v nulovacím RC členu a tím zajišťuje dostatečnou dobu trvání nulovacího impulsu i při krátkých výpadcích napájecího napětí.The advantage of the static reset circuit according to the invention is that it guarantees discharge of the capacitor in the RC reset element under all circumstances and thus ensures a sufficient duration of the reset pulse even in the case of short supply voltage outages.

Vynález je dále blíže popsán podle výkresu, na němž je znázorněno příkladné provedení zapojení obvodu statického nulování podle vynálezu.The invention is described in more detail below with reference to the drawing, in which an exemplary embodiment of a static reset circuit according to the invention is shown.

234 449234 449

- 2 Obvod statického nulování podle vynálezu je tvořen prvním dvouvstupovým hradlem 1 NAND CMOS, jehož dva vstupy jsou připojeny k běžci odporového trimru 2 zapojeného svým prvním vývodem přes první rezistor 3, ke svorce napájecího napětí <a svým druhým vývodem přes druhý rezistor 4 na zem. Výstup prvního dvouvstupového hradla 1 NAND CMOS je spojen jednak přes třetí rezistor 2, jednak přes čtvrtý rezistor 6 a diodu 7 zapojenou v závěrném směru s druhým vstupem druhého dvouvstupového hradla 8 NAND CMOS, který je přes kondensátor 9 uzemněn. Druhé dvouvstupové hradlo 8 NAND CMOS je připojeno svým prvním vstupem na Q výstup klopného obvodu dynamického nulování a svým výstupem přes invertor 10 na výstup nulování centrální jednotky.The static reset circuit according to the invention consists of a first two-input NAND CMOS gate 1 whose two inputs are connected to a resistor trimmer 2 connected by its first terminal through the first resistor 3, to the supply voltage terminal <and its second terminal via the second resistor 4 to ground. . The output of the first two-input NAND CMOS gate 1 is connected via a third resistor 2 and a fourth resistor 6 and a diode 7 connected in the reverse direction to the second input of the second two-input NAND CMOS gate 8 which is grounded via a capacitor 9. The second 2-input NAND CMOS gate 8 is connected by its first input to the Q output of the dynamic reset flip-flop and its output via the inverter 10 to the central output reset output.

V činnosti využívá obvod statického nulování podle vynálezu s výhodou úzkého napěťového pásma přechodu výstupu z logické jedničky do logické nuly a naopak u dvouvstupového hradla NAND CMOS, které je zapojené tak, že dokud rozhodovací úroveň nastavená odporovým trimrem 2 nepřestoupí prahové napětí, přičemž napětí na vstupech kopíruje náběh napájecího napětí, je výstup prvního dvouvstupového hradla 1 NAND CMOS trvale držen na úrovni logické nuly, to jest na úízké úrovni. To má za následek, že i výstupní nulovací signál, přiváděný na nulovací vstup centrální jednotky, je držen na nízké úrovni. Jakmile napájecí napětí vzroste nad nastavenou úroveň, přejde výstup prvního dvouvstupového hradla 1 NAND CMOS na úroveň logické jedničky, to jest na vysokou úroveň a kondenzátor 9 se začne nabíjet s časovou konstantou RC, kde R je odpor třetího rezistoru 5 a C je kapacita kondenzátorů 9. Dokud napětí na kondenzátorů 9 nepřestoupí prahovou úroveň druhého vstupu druhého dvouvstupového hradla 8 NAND CMOS, nedojde k vymizení nulovacího signálu. Při překročení tohoto prahu se uktíňčí nulovací signál a centrální jednotka se uvede v činnost. Obdobně pracuje obvod statického nulování při odpojení napájecího napětí. První dvouvstupové hradlo 1 NAND CMOS sleduje snižování napájecího napětí a jakmile toto poklesne pod prahovou hodnotu, výstup prvního dvouvstupového hradla 1 NAND CMOS přejde skokem z vysoké do nízké úrovně a protože kondenzátor 9. je nabit na vyšší napětí nežli je výstupní napětí prvního dvouvstupového hradla 1 NAND CMOSIn operation, the static reset circuit of the present invention advantageously utilizes a narrow voltage band to transfer the output from logic 1 to logic zero and vice versa for a two-input NAND CMOS gate that is wired so that until the decision level set by resistor trimmer 2 exceeds the threshold voltage. follows the rise of the supply voltage, the output of the first 2-input NAND CMOS gate is permanently held at logical zero level, i.e. at a narrow level. As a result, the output reset signal supplied to the reset input of the central unit is also kept low. As the supply voltage rises above the set level, the output of the first NAND CMOS 2-input gate 1 goes to logic 1, i.e. high, and capacitor 9 starts charging with a time constant RC where R is the resistance of third resistor 5 and C is capacitor 9 As long as the voltage at the capacitors 9 does not exceed the second input level of the second two-input NAND CMOS gate 8, the reset signal will not disappear. When this threshold is exceeded, the reset signal becomes effective and the central apartment unit is activated. The static reset circuit works similarly when the supply voltage is disconnected. The first NAND CMOS 2-input gate 1 monitors the supply voltage drop and as soon as this drops below the threshold, the output of the first NAND CMOS 2-input gate 1 jumps from high to low and because capacitor 9 is charged to a higher voltage than the output NAND CMOS

- 3 234 449 na nízké úrovni, otevře se dioda 7, která přes čtvrtý rezistor 6 umožní rychlé vybití kondenzátoru 9.- 3 234 449 at a low level, a diode 7 is opened which, through the fourth resistor 6, allows the capacitor 9 to discharge rapidly.

Obvod statického nulování podle vynálezu je s výhodou možno využít v mikropočítačových systémech, zejména pro přímé řízení technologických procesů, textilních strojů, ochran a podobných zařízení..The static reset circuit according to the invention can advantageously be used in microcomputer systems, in particular for direct control of technological processes, textile machines, protections and the like.

Claims

Static reset circuit, characterized in that it consists of a first two-stage gate (1 / NAND CMOS), two inputs of which are connected to a resistor trimmer (2) connected by its first terminal via a first resistor (3) to the supply voltage terminal and its second the output of the first two-input gate (1) of the NAND CMOS is connected via the third resistor (5) and the fourth resistor (6) and diode (7) in the reverse direction to the second input of the second two-input the NAND CMOS gate, which is grounded via the capacitor, while the second NAND CMOS input gate is connected to the inverter by its output.